KR20080006381A - 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들 - Google Patents
소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 129
- 238000002955 isolation Methods 0.000 title claims abstract description 67
- 239000004065 semiconductor Substances 0.000 title description 20
- 239000000758 substrate Substances 0.000 claims abstract description 92
- 230000000903 blocking effect Effects 0.000 claims abstract description 28
- 238000005538 encapsulation Methods 0.000 claims description 63
- 238000005530 etching Methods 0.000 claims description 35
- 238000010438 heat treatment Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000007740 vapor deposition Methods 0.000 claims description 11
- 238000004528 spin coating Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000002904 solvent Substances 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 4
- 229910001882 dioxygen Inorganic materials 0.000 claims 4
- 238000009413 insulation Methods 0.000 abstract description 8
- 239000011521 glass Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 20
- 230000002093 peripheral effect Effects 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000012535 impurity Substances 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
소자분리막 및 그 형성 방법에서, 기상증착 방식으로 기판의 트렌치의 측면 및 바닥 상에 제1 산화막이 형성되고, SOG 절연막이 스핀 코팅 방식으로 제1 산화막 상에 형성되고, 기계적화학적연마 공정에 의해서 트렌치 밖의 SOG 절연막이 제거되어 SOG 절연막이 평탄화되고, 트렌치 내의 SOG 절연막이 에치백에 의해서 리세스 되고, 기상증착 방식으로 제2 산화막이 제1 산화막 및 SOG 절연막 상에 형성된다.
소자분리막, 비휘발성 메모리, 플래시 메모리, SOG 산화막, HDP 산화막
Description
도 1 내지 도 6은 본 발명의 한 실시예에 따른 소자분리막 형성 방법을 설명하기 위한 기판의 단면도이다.
도 7 내지 도 14는 본 발명의 한 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 기판의 단면도이다.
도 15 내지 도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 기판의 단면도이다.
본 발명은 소자분리막 및 그 형성 방법에 관련된 것으로서, 더욱 상세하게, 본 발명은 비휘발성 메모리 소자 및 그 형성 방법에 관련된 것이다.
반도체 제조 공정 중에는 기판에 형성된 트렌치(trench) 또는 기판 상에 형성된 구조물들 사이의 갭(gap)을 절연물질로 채울 필요가 있다. 대표적인 것이 기 판에 형성된 트렌치를 절연물질로 채워 소자분리막을 형성하는 소자분리 공정이다.
소자분리막은 기판에 형성될 반도체 소자들을 전기적으로 격리시키는 역할을 한다. 소자분리막을 형성하는 방법으로서, 소자분리막이 형성될 기판의 소자분리영역에 소자분리용 트렌치를 형성하고 이 소자분리용 트렌치에 절연물질을 채우는 이른바 '트렌치 격리 방법(Trench Isolation Method)'이 널리 사용되고 있다. 그런데 높은 집적도의 반도체 소자를 형성하기 위해서는, 반도체 소자가 미세하게 형성되는 것뿐만 아니라 소자분리용 트렌치도 미세하게, 즉 트렌치가 좁고 깊게 형성되는 것이 필요하다.
따라서 좁고 깊은 (종횡비가 높은) 트렌치를 채울 때 공극(void)이 발생하지 않도록 절연물질로 트렌치를 채우는 방법이 요구된다. 이에 갭 매립 특성이 우수한 SOG 산화막을 적용하여 소자분리막을 형성하는 방법이 제안되었다. 그런데, SOG 막은 탄소와 같은 불순물을 함유할 수 있어 소자 특성을 열화시킬 수 있다. 또한, SOG 막은 다공성막질로서 식각이 빨라, 건식 또는 습식 식각을 적절히 제어하기가 어렵다.
본 발명의 실시예들은 고집적 반도체 소자에 적합한 소자분리막 및 그 형성 방법을 제공한다.
본 발명의 실시예들은 또한 상기 소자분리막을 적용한 비휘발성 메모리 소자 및 그 형성 방법을 제공한다.
본 발명의 한 실시예는 소자분리막 형성 방법을 제공한다. 상기 소자분리막 형성 방법은: 소자분리용 트렌치를 갖는 기판 상에 제1 봉입 절연막을 형성하는 것; 상기 제1 봉입 절연막 상에 SOG 절연막을 형성하는 것; 제1 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 SOG 절연막을 제거하는 것; 상기 SOG 절연막의 상부면이 상기 기판의 상부면 보다 낮아지도록 상기 트렌치 내의 SOG 절연막을 식각하는 것; 상기 제1 봉입 절연막과 협력하여 상기 SOG 절연막을 봉입하도록 상기 제1 봉입 절연막 및 상기 SOG 절연막 상에 제2 봉입 절연막을 형성하는 것; 그리고, 상기 트렌치 밖의 제2 봉입 절연막을 제거하는 것을 포함할 수 있다.
본 발명의 다른 실시예는 비휘발성 메모리 소자 형성 방법을 제공한다. 상기 비휘발성 메모리 소자 형성 방법은: 기판 상에 활성영역을 한정하는 마스크를 형성하는 것: 상기 마스크 밖의 기판을 식각하여 소자분리용 트렌치를 형성하는 것: 상기 마스크 상에 그리고 상기 트렌치 내에 기상증착 방법에 의한 제1 봉입 산화막을 형성하는 것; 상기 제1 봉입 산화막 상에 SOG 산화막을 형성하는 것; 제1 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 SOG 산화막 및 제1 봉입 산화막을 제거하는 것; 상기 트렌치 내의 SOG 산화막 및 제1 봉입 산화막을 식각하여 상기 SOG 산화막 및 제1 봉입 산화막의 상부면이 상기 기판의 상부면 보다 낮아지도록 하는 것; 상기 제1 봉입 산화막과 협력하여 상기 SOG 산화막을 봉입하도록 상기 제1 봉입 산화막 및 상기 SOG 산화막 상에 제2 봉입 산화막을 형성하는 것; 제2 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 제2 봉입 산화막을 제거하는 것; 상기 제2 봉입 산화막의 상부면에 접하도록 차단 절연막을 형성하는 것; 상기 차단 절연막 상에 제어 게이트용 도전막을 형성하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예는 소자분리막을 제공한다. 상기 소자분리막은: 기판의 트렌치에 위치하는 SOG 산화막; 그리고, 상기 기판의 트렌치에 위치하여 상기 SOG 산화막을 봉입하며 상기 기판의 상부면으로부터 리세스 되고 기상증착 방법에 의해 형성된 봉입 산화막을 포함할 수 있다.
본 발명의 또 다른 실시예는 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는: 기판의 트렌치에 의해 한정된 기판의 활성영역 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 위치하는 부유 게이트; 상기 기판의 트렌치에 위치하는 소자분리용 SOG 산화막; 상기 기판의 트렌치에 위치하여 상기 SOG 산화막을 봉입하며 상기 기판의 상부면으로부터 리세스 된 봉입 산화막; 상기 부유 게이트, 상기 봉입 산화막 그리고 상기 봉입 산화막의 상부면 위쪽으로 드러난 기판의 측면 상에 위치하며 상기 봉입 산화막의 상부면과 접촉하는 차단 절연막; 그리고, 상기 차단 절연막 상에 위치하는 제어 게이트를 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들에 대해 설명한다. 하지만, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판 상에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안 된다.
본 명세서에서 '기판' 또는 '반도체 기판'은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함한다. 이와 같은 반도체 근거 구조는 실리콘, 절연체 상의 실리콘(SOI), 도핑 또는 도핑 되지 않은 실리콘, 반도체 구조에 의해 지지가 되는 실리콘 에피탁시얼층, 또는 다른 반도체 구조물들을 가리킨다. 또한, 반도체 구조는 실리콘-게르마늄(SiGe), 게르마늄, 또는 갈륨-아세나이드(GaAs)일 수 있다. 또한, '기판' 또는 '반도체 기판'은 절연막 그리고/또는 도전막이 형성되어 있는 기판을 가리킬 수 있다.
도면들에 도시된 요소(element)의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다.
본 발명은 기판에 형성된 갭 또는 트렌치 등의 공간을 채우는 방법에 관련된 것이다. 특히 본 발명의 실시예들은 소자분리막 및 이를 이용한 반도체 소자와 관련된다. 소자분리막은 반도체 기판에 형성되어 반도체 소자가 형성될 활성영역을 한정하며, 상기 활성영역 상에는 다양한 반도체 소자, 예를 들어 스위치로서 기능 을 하는 전계효과 트랜지스터, 메모리 기능을 갖는 메모리 트랜지스터 또는 비휘발성 메모리 소자 등이 형성된다. 따라서 신뢰성 있는 소자를 위해서는 트렌치를 공극없이 채우며 우수한 절연특성을 갖는 소자분리막을 형성하는 것이 필요하다.
SOG 산화막은 갭 매립 특성은 우수하나, 탄소와 같은 불순물을 함유할 수 있어, 반도체 소자에 악영향을 줄 수 있다. 예를 들어 SOG 산화막으로부터 기인한 탄소와 같은 불순물이 소자분리용 트렌치의 측벽에 싸여 누설전류 원으로 작용할 수 있다. 또는 탄소와 같은 불순물이 비휘발성 메모리 소자의 ONO막과의 계면에 싸여 비휘발성 메모리 소자의 특성을 열화 시킬 수 있다.
하지만, 본 발명의 실시예들에 따른 소자분리막 형성 방법은 갭 매립 특성이 우수한 SOG 산화막을 HDP 산화막, USG 산화막 또는 TEOS 산화막 등의 소자분리특성 또는 절연특성이 우수한 기상증착 방식에 의한 산화막으로 완전히 봉입(封入)(enveloping)하여, SOG 산화막에 기인한 불순물 함유에 따른 문제를 방지한다.
또, SOG 산화막은 막질이 치밀하지 않은 다공성의 막질로서 식각이 빨리된다. 이로 인해, 기판의 트렌치에 SOG 산화막을 형성한 후 기판의 상부면 (또는 활성영역의 상부면) 아래로 리세스 되도록 건식 식각 또는 습식 식각에 의한 에치백(etchback) 공정을 진행할 때, SOG 산화막이 리세스 되는 깊이의 균일성을 확보하기 어렵다. 예를 들어 비휘발성 메모리 소자를 위한 ONO막 (산화막-질화막-산화막의 적층구조)을 균일하게 형성하기가 어려워 비휘발성 메모리 소자 특성이 열화 될 수 있다. 더 나아가서, SOG 산화막은 스핀 코팅 방식으로 형성되어 셀 영역의 좁은 폭의 트렌치는 완전히 채우나, 주변회로 영역의 넓은 폭의 트렌치는 일부분을 채운다. 즉, 셀 영역에 형성되는 SOG 산화막의 두께는 주변회로 영역에 형성되는 SOG 산화막의 두께보다 훨씬 두껍다. 이로 인해, SOG 산화막을 리세스 하기 위한 에치백 공정에서, 트렌치 밖의 SOG 산화막이 식각되고 트렌치 내의 SOG 산화막이 식각되어 셀 영역에서 SOG 산화막이 기판의 상부면으로부터 미리 정해진 깊이로 리세스 되는 동안, 주변회로 영역에서는 SOG 산화막이 과식각되고 심할 경우 모두 제거되어 그 아래의 구조물 예를 들어 트렌치의 바닥 또는 측벽이 식각 손상을 받을 수 있다.
하지만, 본 발명의 실시예들에 따르면, SOG 산화막에 대한 리세스 공정은 화학적기계적연마(CMP) 같은 평탄화 공정을 진행한 후 건식 식각 또는 습식 식각 같은 에치백 공정을 진행하는 것에 의해 이루어진다. 즉, 트렌치 밖의 상당량의 SOG 산화막은 CMP 공정으로 제거되고, 트렌치 내의 SOG 산화막의 일부는 에치백으로 제거된다. 이에 따라 에치백되는 SOG 산화막의 양이 감소하여, 주변회로 영역에서의 SOG 산화막이 과식각되어 하부 구조물이 손상되는 것을 방지할 수 있다. 또한, 본 발명의 실시예들에 따르면 SOG 산화막 상에 HDP 산화막이 형성되어, HDP 산화막에 대해 CMP 공정을 진행하여 균일한 높이를 갖는 소자분리막을 형성할 수 있따. 첨부된 도 1 내지 도 6을 참조하여 본 발명의 한 실시예에 따른 소자분리막 형성 방법에 대해서 더욱 상세히 설명을 하기로 한다.
도 1 내지 도 6은 본 발명의 한 실시예에 따른 소자분리막 형성 방법을 설명하기 위한 기판의 단면도이다. 도 1 내지 도 6에서 구별기호 'A' 및 'B'를 참조번호에 부기하여 동일한 물질막에 대해서 셀 영역의 물질막 및 주변회로 영역의 물질 막 물질막을 구별하였다. 그리고 도 1 내지 도 6을 참조하여 실시예를 설명함에 있어서, 셀 영역 및 주변회로 영역에 형성되는 물질막을 서로 구별할 필요가 없을 경우에는 구별기호 'A' 및 'B'를 생략하였다. 예를 들어 참조번호 '30A'는 셀 영역에 형성되는 소자분리용 트렌치를, 참조번호 '30B'는 주변회로 영역에 형성되는 소자분리용 트렌치를 가리킨다. 그리고, 참조번호 '30'은 셀 영역 및 주변회로 영역의 트렌치를 동시에 가리키는 것으로 이해되어야 한다. 마찬가지로, 참조번호 '60r'은 셀 영역의 SOG 산화막(60rA)와 주변회로 영역의 SOG 산화막(60rB)를 모두 가리킨다.
도 1을 참조하여, 기판(10)의 셀 영역(A) 및 주변회로 영역(B) 상에 마스크(20)를 형성한 후, 마스크(20) 밖에 노출된 기판을 미리 정해진 깊이만큼 식각하여 셀 영역(A) 및 주변회로 영역(B)에 각각 소자분리용 트렌치(30A, 30B)를 형성한다. 셀 영역(A)에 형성되는 트렌치(30A)는 주변회로 영역(B)에 형성되는 트렌치(30B)에 비해서 상대적으로 좁은 폭을 가진다(WA < WB). 트렌치(30)의 프로파일 예컨대, 트렌치의 측벽, 바닥, 모서리 등은 다양한 형태를 나타낼 수 있다. 예컨대, 트렌치(30)의 측면이 경사지거나, 트렌치의 바닥과 측면이 만나는 부분이 부드러운 곡선 형태를 나타낼 수 있다. 또 트렌치(30)의 측면과 트렌치의 바닥이 이루는 각은 직각, 예각, 또는 둔각일 수 있다.
소자분리용 트렌치(30A, 30B)에 의해 기판(10)에는 활성영역(40A, 40B)이 한정된다. 마스크(20)는 다양한 물질의 조합으로 형성될 수 있다. 예를 들어, 산화 막, 질화막, 감광막 등의 절연막 및 실리콘 같은 도전막의 조합으로 형성될 수 있다. 이 같은 마스크(20)를 위한 물질막들의 조합은, 예를 들어 산화막-실리콘-감광막, 산화막-질화막, 산화막-질화막-감광막, 산화막-감광막, 산화막-실리콘-질화막, 산화막-실리콘-산화막, 산화막-감광막 등을 포함한다. 마스크(20)가 산화막-실리콘 또는 산화막-실리콘-질화막 같이 실리콘 같은 도전막을 포함하고 있을 경우에 있어서, 마스크(20)에 포함된 실리콘은 비휘발성 메모리 소자를 위한 부유 게이트로 사용될 수 있다. 마스크(20)는 그것을 구성하는 물질막들을 기판(10) 상에 형성한 후 적층된 물질막들을 패터닝하는 것에 의해서 형성될 수 있다. 마스크용 물질막들에 대한 패터닝은 잘 알려진 사진식각공정을 진행하는 것에 의해 이루어질 수 있다.
선택적인(optional) 공정으로서, 트렌치(30)를 형성한 후 열산화 공정을 진행하여 트렌치(30)의 내부에 열산화막을 형성할 수 있다. 이 열산화 공정은 트렌치(30)를 형성하기 위한 식각 공정에서 발생할 수 있는 손상을 치유하기 위한 것이다.
도 2를 참조하여, 기상증착(Chemical Vapor Deposition:CVD) 방식을 사용하여 소자분리막을 위한 제1 산화막(50)을 트렌치(30)의 측면 및 바닥 상에 그리고 마스크(20) 상에 형성한다. 제1 산화막(50)은 예를 들어 HDP 산화막, USG 산화막, TEOS 산화막 등으로 형성될 수 있다. 이하에서는 제1 산화막(50)이 HDP 산화막으로 형성되는 것을 예로 들어 설명을 한다. 셀 영역(A)에서 제1 HDP 산화막(50A)은 트렌치(30A)의 측벽 및 바닥에서 서로 다른 두께로 형성된다. 예를 들어 트렌치(30A)의 측면에 비해서 트렌치(30A)의 바닥 상에 상대적으로 두껍게 형성된다(t1>t2). 또한, 주변회로 영역(B)에서도 제1 HDP 산화막(50B)이 트렌치(30B)의 측벽 및 바닥에서 서로 다른 두께로 형성될 수 있다. 제1 HDP 산화막(50)은 고밀도 플라즈마 화학기상증착 방법을 이용하여 형성될 수 있다. 그리고, 제1 HDP 산화막(50)은 트렌치(30)의 측벽에서 실질적으로 균일한 두께(t2)로 형성될 수 있다. 이와 다르게, USG 또는 TEOS 산화막으로 제1 산화막(50)을 형성할 경우에는 트렌치(30)의 바닥에 비해서 트렌치(30)의 측면에 상대적으로 두껍게 형성될 수 도 있다.
트렌치(30)를 채우도록 제1 산화막(50) 및 마스크(20) 상에 소자분리막을 위한 SOG 산화막(60)을 형성한다. SOG 산화막(60)은 스핀 코팅 방식에 의해 형성된다. 셀 영역(A) 및 주변회로 영역(B)에서 서로 다른 폭으로 트렌치가 형성되는 관계로, 셀 영역(A)에서 SOG 산화막(60A)은 좁은 폭(WA)의 트렌치(30A)를 공극 발생 없이 채울 수 있는 반면, 주변회로 영역(B)에서 SOG 산화막(60B)은 넓은 폭(WB)의 트렌치(30B) 일부분을 채울 수 있다. 따라서 주변회로 영역(B)의 트렌치(30B)에 형성된 SOG 산화막(60B)이 상대적으로 셀 영역(A)의 트렌치(30A)에 형성된 SOG 산화막(60A)에 비해서 얇게 형성될 수 있다.
SOG 산화막(60)은 예를 들어 폴리실라젠(polysilazane) 계열의 코팅 용액 또는 유동성 있는 산화물(flowable oxides)을 포함하는 코팅 용액을 스핀 코팅한 후 열처리 공정을 진행하는 것에 의해 형성될 수 있다. 바람직하게는 폴리실라젠을 계열의 코팅 용액을 사용하여 SOG 산화막(60)을 형성한다.
보다 구체적으로 설명을 하면, 코팅 용액을 기판(10) 상에 스핀 코팅한 후 에, 용매를 제거하기 위한 제1 열처리를 제1 온도에서 진행한다. 예를 들어, 제1 열처리는 산화성 분위기 또는 질소 가스와 같은 비활성 가스 분위기 하에서 상압하에서 100 내지 300℃ 온도 범위에서 진행될 수 있다. 용매를 제거한 후 산화막이 형성되도록 상기 제1 온도보다 상대적으로 높은 제2 온도에서 제2 열처리를 진행한다. 예를 들어 제2 열처리는 산소(O2) 및 수증기(H2O) 분위기 하에서 300 내지 500℃ 온도 범위에서 10 토르(Torr) 내지 760 토르(Torr)의 압력하에서 진행될 수 있다. 선택적인 공정(optional process)으로서, 형성된 산화막을 치밀화하기 위해서 상기 제2 온도보다 높은 제3 온도에서 제3 열처리를 진행할 수 있다. 예를 들어 제3 열처리는 수증기 및 산소 분위기하에서 500 내지 700℃ 온도 범위에서 10 토르(Torr) 내지 760 토르(Torr)의 압력하에서 진행될 수 있다.
후속 공정으로 SOG 산화막(60)을 기판(10)의 상부면 또는 활성영역(40) 상부면으로부터 리세스(recess) 되도록 예를 들어 도 2의 수평 점선으로 표시된 수준까지 리세스 되도록 하는 리세스 공정을 진행하는 데, SOG 산화막에 대한 리세스 공정이 도 3 및 도 4에 개략적으로 도시되어 있다.
도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 SOG 산화막 리세스 방법에 대해서 더욱 상세히 설명을 한다. 도 3을 참조하여 화학적기계적연마(CMP) 같은 평탄화 식각 공정을 진행하여 트렌치(30) 밖의 상당량의 SOG 산화막을 제거한다. 이때, 셀 영역(A)의 트렌치(30A) 내에서 평탄화된 SOG 산화막(60pA)이 형성된다. 이 CMP 공정에서 마스크(20)가 평탄화 정지층으로 작용을 할 수 있으며, 트렌 치(30) 밖의 제1 산화막도 동시에 제거되어 SOG 산화막(60)외측의 제1 HDP 산화막(50p)은 평탄한 상부면을 가질 수 있다.
도 4를 참조하여, 에치백(etch-back) 공정을 진행하여 기판(10)의 상부면 또는 활성영역(40)의 상부면 아래로 리세스 된 SOG 산화막(60rA, 60rB)을 형성한다. 즉, 트렌치(30) 내의 SOG 산화막(60p)의 일부분을 식각하여 그 상부면이 기판(10)의 상부면 보다 낮아지도록 한다. 본 실시예에 따르면, CMP 공정 이후에 진행되는 에치백 공정에서 식각되는 SOG 산화막의 양은 상대적으로 작기 때문에, 주변회로 영역(B)의 트렌치(30B) 내에 SOG 산화막(60rB)이 잔존하게 된다. 이 에치백 공정에서 트렌치(30) 내의 제1 HDP 산화막(50p)도 동시에 식각되어 리세스 된 제1 HDP 산화막(50r)이 형성된다. 이때, 리세스 된 제1 HDP 산화막(50r)의 상부면은 리세스 된 SOG 산화막(60r)의 상부면과 실질적으로 동일한 높이를 가지는 것이 바람직하다. 이로써, 애초 트렌치(30)의 하부는 제1 HDP 산화막(50r) 및 SOG 산화막(60r)으로 채워져 잔존하는 트렌치(30r)는 그 바닥이 평탄하며 작은 종횡비를 가지게 된다. 따라서, 후속 공정으로 형성되는 제2 산화막이 공극 발생 없이 잔존하는 트렌치(30r)를 채울 수 있다. 트렌치(30) 내의 SOG 산화막(60p)의 일부분을 제거하는 에치백 공정은 예를 들어 식각 가스 또는 식각 용액을 사용하는 것에 의해 이루어질 수 있다.
도 3 및 도 4를 참조하여 설명을 한 본 발명이 제공하는 SOG 산화막에 대한 리세스 공정과 달리, 에치백 공정만으로 SOG 산화막을 리세스 할 경우에 주변회로 영역에서 SOG 산화막이 과식각될 수 있다. 에치백 공정만을 적용할 경우에 트렌치 내의 SOG 산화막 뿐만 아니라 트렌치 밖의 상당량의 SOG 산화막을 식각해야 한다. 따라서, 셀 영역에 비해서 주변회로 영역에 얇게 형성된 SOG 산화막 및 그 하부의 제1 HDP 산화막이 식각될 수 있다.
도 5를 참조하여, 잔존하는 트렌치(30r)를 완전히 채우도록 제1 HDP 산화막(50r) 및 SOG 산화막(60r) 그리고 마스크(20) 상에 제2 산화막(70)을 형성한다. 즉, 제2 산화막(70)은 제1 HDP 산화막(50r)과 협력하여 SOG 산화막(60r)을 봉입한다. 제2 산화막(70)은 기상증착 방식에 의한 HDP 산화막, USG 산화막, TEOS 산화막 등으로 형성될 수 있으나, 이하에서는 HDP 산화막으로 형성되는 것을 예로 들어 설명을 한다. 제2 HDP 산화막(70)은 고밀도 플라즈마 기상증착 방식에 의해 형성될 수 있다. 애초 좁고 깊은 (높은 종횡비의) 트렌치(30)의 하부가 제1 HDP 산화막(50r) 및 SOG 산화막(60r)에 의해 채워져 있어, 제2 HDP 산화막(70)은 공극 발생 없이 잔존하는 트렌치(30r)를 채울 수 있다.
도 6을 참조하여, 제2 HDP 산화막(70)에 대하여 CMP 같은 평탄화 식각 공정을 진행하여 트렌치(30) 밖의 제2 HDP 산화막을 제거하고 트렌치(30) 내에서 평탄화된 제2 HDP 산화막(70p)을 형성한다. 제2 HDP 산화막(70)은 막질이 치밀하고 단단하여 CMP 공정의 균일도를 확보할 수 있다. 제2 HDP 산화막에 대한 CMP 공정에서 마스크(20)가 평탄화 정지층으로 작용을 한다. 이로써, 제1 HDP 산화막(50r) 및 제2 HDP 산화막(70p)으로 완전히 봉입된 SOG 산화막(60r)을 포함하는 소자분리막(80)이 완성된다.
응용분야에 따라서, 제2 HDP 산화막(70p)에 대한 에치백 공정을 추가적으로 실시하여 기판의 상부면으로부터 리세스 되도록 할 수 있다. 이 경우에, 제2 HDP 산화막(70p)은 막질이 치밀하기 때문에 리세스 되는 깊이를 균일하게 제어할 수 있다. 후속 공정으로 활성영역(40) 상에 게이트 절연막을 형성하고, 게이트 절연막 및 소자분리막(80) 상에 게이트용 도전막을 형성한 후 패터닝 공정을 진행하면 모스 전계효과 트랜지스터가 형성될 것이다. 또, 활성영역(40) 및 소자분리막(80) 상에 ONO 막 및 게이트용 도전막을 형성한 후 패터닝 공정을 진행하면 SONOS 또는 MONOS 같은 트랩형 비휘발성 메모리 소자가 형성될 것이다.
이상에서 설명을 한 본 발명의 한 실시예에 따른 소자분리막 형성 방법에 따르면, SOG 산화막을 HDP 산화막으로 완전히 봉입함으로써, 절연특성이 양호하고 공극 발생없는 소자분리막을 형성할 수 있다. 또, CMP 및 에치백 공정을 조합하여 SOG 산화막이 리세스 되도록 함으로써, 주변회로 영역에서 SOG 산화막이 과식각되어 소자분리용 트렌치가 식각 손상을 받는 것을 방지할 수 있다.
도 7 내지 도 14를 참조하여 본 발명의 한 실시예에 따른 비휘발성 메모리 소자 형성 방법에 대해서 설명을 한다. 도의 간략화 및 설명의 편의를 위해서 주변회로 영역의 도시는 생략하였다. 도 1 내지 도 6을 참조하여 설명을 한 방법과 중복되는 내용에 대해서는 자세한 설명을 생략한다.
도 7을 참조하여, 기판(10) 상에 산화막(21) 및 질화막(25)이 차례로 적층된 마스크(20)를 형성하고 이를 사용하여 기판(10)을 미리 결정된 깊이로 식각하여 소자분리용 트렌치(30)를 형성한다. 마스크(20)의 질화막(25)은 기판(10)을 식각할 때, 식각 마스크로 작용을 하며, 후속 CMP 공정에서 식각 정지층으로 작용을 한다. 그리고 산화막(21)은 경우에 따라서 제거되지 않고 잔존하여 비휘발성 메모리 소자의 게이트 절연막으로 사용될 수 있다.
도 8을 참조하여, 트렌치(30)의 바닥 및 측면 그리고 마스크(20) 상에 기상증착 방법을 사용하여 제1 HDP 산화막(50)을 형성한다. 제1 HDP 산화막(50)은 트렌치(30)의 측면에 비해서 트렌치의 바닥에서 상대적으로 두껍게 형성된다. 트렌치(30)를 채우도록 제1 HDP 산화막(50) 상에 스핀 코팅 및 열처리를 진행하여 SOG 산화막(60)을 형성한다.
도 9를 참조하여, CMP 공정을 진행하여 트렌치(30) 밖의 SOG 산화막 및 제1 HDP 산화막을 제거하고 트렌치(30) 내에 SOG 산화막(60p) 및 제1 HDP 산화막(50p)을 남게 한다. 이 CMP 공정에서 마스크(20)의 질화막(25)이 평탄화 정지층으로 사용된다. 예를 들어, 질화막(25)이 노출될 때까지 SOG 산화막 및 제1 HDP 산화막에 대한 평탄화 식각 공정이 진행될 수 있다.
도 10을 참조하여, SOG 산화막(60p) 및 제1 HDP 산화막(50p)에 대한 에치백 공정을 진행하여 활성영역(40)의 상부면으로부터 아래로 리세스 된 SOG 산화막(60r) 및 제1 HDP 산화막(50r)을 형성한다. 예를 들어 SOG 산화막(60r)은 기판(10)의 상부면 또는 활성영역(40)의 상부면으로부터 300 내지 500 Å 범위로 리세스 될 수 있다. 다른 실시예에서는 약 400Å 전후로 리세스 될 수 있다.
도 11을 참조하여, 고밀도 플라즈마 기상증착 방법을 사용하여 잔존하는 트렌치(30r)를 채우도록 제2 HDP 산화막을 형성한 후, 마스크(20)를 평탄화 정지층으로 하여 CMP 공정을 진행하여 평탄한 상부면을 갖는 제2 HDP 산화막(70p)을 형성한 다. 이로써, 제1 HDP 산화막(50r) 및 제2 HDP 산화막(70p)으로 봉입된 SOG 산화막(60r)을 포함하는 소자분리막(80)이 완성된다.
도 12를 참조하여, 마스크(20)를 제거하여 활성영역(40)을 노출한다. 예를 들어, 질화막(25)을 인산 등으로 제거한 후 산화막(21)을 불산 등의 산화막 식각 용액으로 제거할 수 있다. 산화막(21)이 제거될 때, 제2 HDP 산화막(70p)의 일부분이 등방성으로 제거될 수 있다. 이 경우에, 활성영역의 폭보다 상대적으로 더 큰 폭을 갖는 부유 게이트가 형성될 것이다. 산화막(21)은 제거되지 않고 잔존하여 게이트 절연막으로 사용될 수 있다.
도 13을 참조하여, 활성영역(40) 상에 열산화 방법 등을 적용하여 게이트 절연막(90)을 형성한다. 이어서 게이트 절연막(90) 및 제2 HDP 산화막(70p) 상에 부유 게이트용 제1 도전막을 형성한 후 CMP 공정을 진행하여 활성영역(40) 상에 자기정렬된 부유 게이트(100)를 형성한다. 소자분리막(80)의 제2 HDP 산화막(70p)은 막질이 SOG 산화막에 비해 치밀하고 단단하여 부유 게이트용 제1 도전막에 대한 CMP 공정에서 식각 정지층으로 사용될 수 있다. 부유 게이트(100)는 도전성 물질, 예를 들어 폴리실리콘, 금속, 금속 실리사이드 또는 이들의 조합으로 형성될 수 있다.
도 14를 참조하여, 제2 HDP 산화막(70p)을 활성영역(40)의 상부면 아래로 리세스 하기 위한 리세스 공정을 진행한다. 제2 HDP 산화막(70p)에 대한 리세스 공정은 에치백 공정에 의해서 이루어질 수 있으며, 이로써, 활성영역(40) 상부면 아래로 리세스 된 제2 HDP 산화막(70r)이 형성된다. 제2 HDP 산화막(70p)은 SOG 산화막에 비해서 막질이 치밀하고 단단하기 때문에, 식각 속도가 상대적으로 느려 리세스 정도를 상대적으로 잘 조절할 수 있다. 따라서, 활성영역(40)의 상부면으로부터 거의 균일한 깊이로 리세스 된 제2 HDP 산화막(70r)을 형성할 수 있다. 예를 들어 100 내지 300 Å 범위로 리세스 될 수 있다. 바람직하게는 약 200Å 전후로 리세스 될 수 있다.
제2 HDP 산화막(70p)을 리세스 한 후, 기판(10) 전면에 차단 절연막(110) 및 제어 게이트용 제2 도전막(120)을 형성한다. 후속 공정으로 제어 게이트용 제2 도전막, 차단 절연막, 부유 게이트에 대한 패터닝 공정을 진행한다.
차단 절연막(110)은 기판(10)으로부터 부유 게이트(100)에 주입된 전하가 제어 게이트(120)로 빠져나가는 것을 방지하는 기능을 할 수 있는 물질로 형성될 수 있다. 예를 들어 차단 절연막(110)은 산화막-질화막-산화막이 적층된 이른바 'ONO' 다층막으로 형성될 수 있다. 비휘발성 메모리 소자의 특성 향상을 위해서 차단 절연막(110)은 절연성 금속 산화물을 포함할 수 있다. 제어 게이트용 제2 도전막(120)은 도전성 물질로 형성되는 데, 예를 들어 폴리실리콘, 실리사이드, 금속 또는 이들의 조합으로 형성될 수 있다.
본 실시예의 비휘발성 메모리 소자 형성 방법에 따르면, 제2 HDP 산화막(70r)이 활성영역(40)의 상부면 아래로 리세스 되기 때문에, 인접한 부유 게이트(100)들 사이에 차단 절연막(110) 및 제어 게이트(120)가 위치한다. 즉, 소자분리막(80) 상에 형성된 제어 게이트의 하부면이 부유 게이트의 하부면 아래에 더 나아가서 활성영역의 상부면 아래에 위치할 수 있다. 인접한 부유 게이트 사이로 확장한 제어 게이트가 인접한 메모리 셀들 사이의 간섭 예를 들어 인접한 부유 게이 트에 의한 커플링(coupling)을 차단할 수 있다.
또, 제어 게이트(120)가 부유 게이트(100)의 측면을 완전히 덮기 때문에, 부유 게이트(100)와 제어 게이트(120) 사이의 중첩면적이 증가하여 커플링 비(coupling ratio)를 증가시킬 수 있다.
또, SOG 산화막(60r)이 제1 HDP 산화막(50r) 및 제2 HDP 산화막(70r)에 의해서 완전히 봉입되기 때문에, SOG 산화막(60r)은 게이트 절연막(90) 및 차단 절연막(110)으로부터 물리적으로 격리된다. 따라서 본 발명의 실시예에 따르면, 양호한 특성의 게이트 절연막(90)과 차단 절연막(110)을 제공할 수 있어, 메모리 소자의 신뢰성을 높일 수 있다. SOG 산화막(60r)은 갭 매립 특성은 우수하나, 스핀 코팅 공정에서 탄소와 같은 불순물을 함유할 수 있는 데, 만약 게이트 절연막(90) 및 차단 절연막(1100)과 접촉할 경우 이들의 특성을 열화 시킬 수 있다.
또, 제1 HDP 산화막(50r), SOG 산화막(60r) 및 제2 HDP 산화막(70r)의 조합으로 소자분리막(80)을 구성하여 공극(void) 발생 없이 트렌치(30)를 채울 수 있다.
도 15 내지 도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 형성 방법을 설명하기 위한 기판의 단면도이다. 도 7 내지 도 14를 참조하여 설명한 방법과 동일한 내용에 대해서는 자세한 설명을 생략하며, 동일한 기능을 갖는 구성에 대해서는 동일한 참조번호를 병기하였다. 도 15를 참조하면, 기판(10) 상에 게이트 절연막(90), 부유 게이트용 제1 도전막(100) 및 캐핑(capping) 절연막(25)이 차례로 적층된 마스크(20)를 형성한다. 게이트 절연막(90)은 예를 들어 기상증착 방식에 의한 산화막, 열산화 방식에 의한 산화막 등으로 형성될 수 있다. 부유 게이트용 제1 도전막(100)은 폴리실리콘으로 형성될 수 있다. 캐핑 절연막(25)은 부유 게이트로 사용되는 제1 도전막(100)을 보호하며, 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 또는 이들의 조합으로 형성될 수 있다. 마스크(120) 밖의 기판의 일부분을 제거하여 소자분리용 트렌치(30)를 형성하고 활성영역(40)을 한정한다. 마스크(20) 밖의 기판의 일부분을 제거하는 것은 식각 가스를 사용하는 것에 의해 이루어질 수 있다.
도 16을 참조하여, 고밀도 플라즈마 기상증착 방법을 사용하여 제1 HDP 산화막(50)을 트렌치(30)의 측면 및 바닥 상에 그리고 마스크(20) 상에 형성한다. 스핀 코팅 및 열처리 공정을 진행하여 트렌치(30)를 채우도록 제1 HDP 산화막(50) 상에 SOG 산화막(60)을 형성한다.
도 17을 참조하여, SOG 산화막(70) 및 제1 HDP 산화막(50)에 대한 CMP 공정 및 에치백 공정을 순차적으로 진행하여 기판(10)의 상부면 보다 더 낮은 상부면을 갖는 SOG 산화막(60r) 및 제1 HDP 산화막(50r)을 형성한다. 이 CMP 공정에서 마스크(20)의 캐핑 절연막(25)이 평탄화 정지층으로 작용을 하며, 그 아래의 부유 게이트용 제1 도전막(100)을 보호한다.
도 18을 참조하여, 트렌치(30)를 채우도록 제1 HDP 산화막(50r) 및 SOG 산화막(60r) 그리고 마스크(20) 상에 제2 HDP 산화막을 형성한 후 마스크(20)를 평탄화 정지층으로 하여 CMP 공정을 진행하여 평탄한 상부면을 갖는 제2 HDP 산화막(70p)을 형성한다. 이로써, 제1 HDP 산화막(50r) 및 제2 HDP 산화막(70p)으로 봉입된 SOG 산화막(60r)을 포함하는 소자분리막(80)이 완성된다.
도 19를 참조하여, 제2 HDP 산화막(70p)을 활성영역(40)의 상부면 아래로 리세스 하기 위한 리세스 공정을 진행한다. 이 리세스 공정은 에치백 공정에 의해서 이루어질 수 있으며, 활성영역(40) 상부면 아래로 리세스 된 제2 HDP 산화막(70r)이 형성된다. 마스크(20)의 캐핑 절연막(25)을 제거하여 부유 게이트용 제1 도전막(100)을 노출한 후 차단 절연막(110) 및 제어 게이트용 제2 도전막(120)을 형성한다.
도 15 내지 도 19를 참조하여 설명을 한 비휘발성 메모리 소자 형성 방법에서, 제2 HDP 산화막(70p)에 대한 에치백 공정 및 캐핑 절연막(25)의 제거 공정은 순서를 뒤집어서 진행할 수 있다. 즉, 캐핑 절연막(25)을 제거한 후에 제2 HDP 산화막(70p)에 대한 에치백 공정을 진행하고 차단 절연막(110)을 형성할 수 있다.
상술한 본 발명의 실시예들에 따른 소자분리막 형성 방법은 또한 기판 상에 형성된 도전성 패턴들 사이의 갭(gap)을 매립하는 것에도 적용될 수 있다.
상술한 본 발명의 실시예들에 따르면, 특성이 우수한 소자분리막 및 반도체 소자를 형성할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 전술한 개시 내용과 균등한 범위 및/또는 당 업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
Claims (25)
- 소자분리용 트렌치를 갖는 기판 상에 제1 봉입 절연막을 형성하는 것;상기 제1 봉입 절연막 상에 SOG 절연막을 형성하는 것;상기 SOG 절연막에 대한 제1 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 SOG 절연막을 제거하는 것;상기 SOG 절연막의 상부면이 상기 기판의 상부면 보다 낮아지도록 상기 트렌치 내의 SOG 절연막을 식각하는 것;상기 제1 봉입 절연막과 협력하여 상기 SOG 절연막을 봉입하도록 상기 제1 봉입 절연막 및 상기 SOG 절연막 상에 제2 봉입 절연막을 형성하는 것; 그리고,상기 트렌치 밖의 제2 봉입 절연막을 제거하는 것을 포함하는 소자분리막 형성 방법.
- 청구항 1에 있어서, 상기 트렌치 밖의 제2 봉입 절연막을 제거하는 것은: 상기 제2 봉입 절연막에 대한 제2 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 제2 봉입 절연막을 제거하는 것을 포함하고,상기 제2 봉입 절연막의 상부면이 상기 기판의 상부면 보다 낮아지도록 상기 트렌치 내의 제2 봉입 절연막을 식각하는 것을 더 포함하는 소자분리막 형성 방법.
- 청구항 1항 또는 청구항 2에 있어서,제1 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 SOG 절연막을 제거하는 것은: 상기 트렌치 밖의 제1 봉입 절연막을 제거하는 것을 포함하며,상기 SOG 절연막의 상부면이 상기 기판의 상부면 보다 낮아지도록 상기 트렌치 내의 SOG 절연막을 식각하는 것은: 상기 트렌치 내의 제1 봉입 절연막을 식각하는 것을 포함하는 소자분리막 형성 방법.
- 청구항 3에 있어서,상기 제1 봉입 절연막 및 제2 봉입 절연막은 HDP 산화막, USG 산화막 및 TEOS 산화막 중 어느 하나로 형성되는 소자분리막 형성 방법.
- 청구항 3에 있어서, 상기 SOG 절연막을 형성하는 것은:폴리실라젠 계열의 코팅 용액을 스핀 코팅하는 것;용매를 제거하기 위해서 100 내지 300℃ 온도 범위에서 산화성 분위기 또는 비활성 가스 분위기에서 제1 열처리를 진행하는 것;산화막이 형성되도록 300 내지 500℃ 온도 범위에서 수증기 및 산소 가스 분위기에서 제2 열처리를 진행하는 것; 그리고,형성된 산화막을 치밀화하기 위해서 500 내지 700℃ 온도 범위에서 수증기 및 산소 가스 분위기에서 제3 열처리를 진행하는 것을 포함하는 소자분리막 형성 방법.
- 기판 상에 활성영역을 한정하는 마스크를 형성하는 것;상기 마스크 밖의 기판을 식각하여 소자분리용 트렌치를 형성하는 것;상기 마스크 상에 그리고 상기 트렌치 내에 기상증착 방법에 의한 제1 봉입 산화막을 형성하는 것;상기 트렌치를 채우도록 상기 제1 봉입 산화막 상에 SOG 산화막을 형성하는 것;제1 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 SOG 산화막 및 제1 봉입 산화막을 제거하는 것;상기 트렌치 내의 SOG 산화막 및 제1 봉입 산화막을 식각하여 상기 SOG 산화막 및 제1 봉입 산화막의 상부면이 상기 기판의 상부면 보다 낮아지도록 하는 것;상기 트렌치를 채우도록 상기 제1 봉입 산화막 및 상기 SOG 산화막 상에 제2 봉입 산화막을 형성하는 것;제2 평탄화 식각 공정을 진행하여 상기 트렌치 밖의 제2 봉입 산화막을 제거하는 것;차단 절연막을 형성하는 것;상기 차단 절연막 상에 제어 게이트용 도전막을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
- 청구항 6에 있어서,상기 차단 절연막을 형성하기 전에, 상기 제2 평탄화 식각 공정을 진행한 후 에, 상기 제2 봉입 산화막의 상부면이 상기 기판의 상부면 보다 낮아지도록 상기 트렌치 내의 제2 봉입 산화막을 식각하는 것을 더 포함하는 비휘발성 메모리 소자 형성 방법.
- 청구항 7에 있어서,상기 제2 봉입 산화막의 상부면이 상기 기판의 상부면 보다 낮아지도록 상기 트렌치 내의 제2 봉입 산화막을 식각하는 것은 상기 기판의 상부면으로부터 상기 제2 봉입 산화막의 상부면이 100 내지 300Å 범위로 낮아지도록 식각하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
- 청구항 7에 있어서, 기판 상에 활성영역을 한정하는 마스크를 형성하는 것은:상기 기판 상에 게이트 절연막 및 부유 게이트용 도전막을 형성하는 것; 그리고,상기 부유 게이트용 도전막 및 상기 게이트 절연막을 패터닝하는 것을 포함하며,상기 차단 절연막은 상기 패터닝된 부유 게이트용 도전막 및 상기 제2 봉입 산화막 상에 형성되는 비휘발성 메모리 소자 형성 방법.
- 청구항 7에 있어서, 기판 상에 활성영역을 한정하는 마스크를 형성하는 것 은:상기 기판 상에 게이트 절연막, 부유 게이트용 도전막, 그리고 질화막을 형성하는 것; 그리고,상기 질화막, 부유 게이트용 도전막 및 상기 게이트 절연막을 패터닝하는 것을 포함하며,상기 질화막은 상기 제1 평탄화 식각 공정 및 상기 제2 평탄화 식각 공정에서 평탄화 정지층으로 작용을 하며, 상기 차단 절연막을 형성하기 전에 제거되고,상기 차단 절연막은 상기 패터닝된 부유 게이트용 도전막 및 상기 제2 봉입 산화막 상에 형성되는 비휘발성 메모리 소자 형성 방법.
- 청구항 7에 있어서, 기판 상에 활성영역을 한정하는 마스크를 형성하는 것은:상기 기판 상에 게이트 절연막 및 질화막을 형성하는 것; 그리고,상기 질화막 및 게이트 절연막을 패터닝하는 것을 포함하며,상기 차단 절연막을 형성하기 전에:상기 질화막을 제거하는 것: 그리고상기 게이트 절연막 상에 부유 게이트용 도전막을 형성하는 것을 더 포함하며,상기 차단 절연막은 상기 부유 게이트용 도전막 및 상기 제2 봉입 산화막 상에 형성되는 비휘발성 메모리 소자 형성 방법.
- 청구항 7에 있어서,상기 제1 봉입 산화막 및 상기 제2 봉입 산화막은 HDP 산화막으로 형성되는 비휘발성 메모리 소자 형성 방법.
- 청구항 7에 있어서,상기 SOG 산화막을 형성하는 것은:폴리실라젠 계열의 코팅 용액을 스핀 코팅하는 것;용매를 제거하기 위해서 100 내지 300℃ 온도 범위에서 산화성 분위기 또는 비활성 가스 분위기에서 제1 열처리를 진행하는 것;산화막이 형성되도록 300 내지 500℃ 온도 범위에서 수증기 및 산소 가스 분위기에서 제2 열처리를 진행하는 것; 그리고,형성된 산화막을 치밀화하기 위해서 500 내지 700℃ 온도 범위에서 수증기 및 산소 가스 분위기에서 제3 열처리를 진행하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
- 기판의 트렌치에 위치하는 SOG 산화막; 그리고,상기 기판의 트렌치에 위치하여 상기 SOG 산화막을 봉입하며 상기 기판의 상부면으로부터 리세스 되고 기상증착 방법에 의해 형성된 봉입 산화막을 포함하는 소자분리막.
- 청구항 14에 있어서, 상기 SOG 산화막의 측면 및 상기 트렌치의 측벽 사이에 위치하는 봉입 산화막의 두께는 실질적으로 일정한 소자분리막.
- 청구항 15에 있어서, 상기 봉입 산화막은:상기 트렌치의 측벽 및 바닥에 서로 다른 두께로 형성되는 제1 봉입 산화막; 그리고,상기 제1 봉입 산화막의 상부면 및 상기 SOG 산화막의 상부면 상에 위치하며 상기 기판의 상부면으로부터 리세스 되고 실질적으로 그 상부면이 평탄한 제2 봉입 산화막을 포함하는 소자분리막.
- 청구항 16에 있어서, 상기 제1 봉입 산화막 및 상기 제2 봉입 산화막은 HDP 산화막, USG 산화막, TEOS 산화막 중 어느 하나인 소자분리막.
- 청구항 15에 있어서, 상기 봉입 산화막의 상부면은 상기 기판의 상부면으로부터 100 내지 300 Å 범위로 리세스 된 소자분리막.
- 청구항 15에 있어서, 상기 SOG 산화막은 폴리실라젠으로 형성되는 소자분리막.
- 기판의 트렌치에 의해 한정된 기판의 활성영역 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 위치하는 부유 게이트;상기 기판의 트렌치에 위치하는 소자분리용 SOG 산화막;상기 기판의 트렌치에 위치하여 상기 SOG 산화막을 봉입하며 상기 기판의 상부면으로부터 리세스 된 봉입 산화막;상기 부유 게이트, 상기 봉입 산화막 그리고 상기 봉입 산화막의 상부면 위쪽으로 드러난 기판의 측면 상에 위치하며 상기 봉입 산화막의 상부면과 접촉하는 차단 절연막; 그리고,상기 차단 절연막 상에 위치하는 제어 게이트를 포함하는 비휘발성 메모리 소자.
- 청구항 20에 있어서, 상기 SOG 산화막의 측면 및 상기 트렌치의 측벽 사이에 위치하는 봉입 산화막의 두께는 실질적으로 일정한 비휘발성 메모리 소자.
- 청구항 21에 있어서, 상기 봉입 산화막은 상기 기판의 상부면으로부터 100 내지 300Å 범위로 리세스 된 비휘발성 메모리 소자.
- 청구항 21에 있어서, 상기 봉입 산화막은:상기 트렌치의 측벽에서보다 상기 트렌치의 바닥에서 더 두껍게 형성되 며, 상기 SOG 산화막 외측에서 상기 SOG 산화막의 상부면과 실질적으로 동일한 높이의 상부면을 갖는 제1 HDP 산화막; 그리고,상기 제1 봉입 산화막의 상부면 및 상기 SOG 산화막의 상부면 상에 위치하며 상기 기판의 상부면으로부터 리세스 된 제2 HDP 산화막을 포함하는 비휘발성 메모리 소자.
- 청구항 23에 있어서, 상기 제2 HDP 산화막의 상부면은 상기 기판의 상부면으로부터 100 내지 300 Å 범위로 리세스 된 비휘발성 메모리 소자.
- 청구항 23에 있어서, 상기 SOG 산화막은 폴리실라젠으로 형성되는 비휘발성 메모리 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060065531A KR100816749B1 (ko) | 2006-07-12 | 2006-07-12 | 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들 |
| US11/654,588 US7674685B2 (en) | 2006-07-12 | 2007-01-18 | Semiconductor device isolation structures and methods of fabricating such structures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060065531A KR100816749B1 (ko) | 2006-07-12 | 2006-07-12 | 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080006381A true KR20080006381A (ko) | 2008-01-16 |
| KR100816749B1 KR100816749B1 (ko) | 2008-03-27 |
Family
ID=38949766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060065531A KR100816749B1 (ko) | 2006-07-12 | 2006-07-12 | 소자분리막, 상기 소자분리막을 구비하는 비휘발성 메모리소자, 그리고 상기 소자분리막 및 비휘발성 메모리 소자형성 방법들 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7674685B2 (ko) |
| KR (1) | KR100816749B1 (ko) |
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2006
- 2006-07-12 KR KR1020060065531A patent/KR100816749B1/ko active IP Right Grant
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- 2007-01-18 US US11/654,588 patent/US7674685B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111490048A (zh) * | 2019-01-25 | 2020-08-04 | 三星电子株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080014711A1 (en) | 2008-01-17 |
| US7674685B2 (en) | 2010-03-09 |
| KR100816749B1 (ko) | 2008-03-27 |
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