KR100280107B1 - 트렌치 격리 형성 방법 - Google Patents

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Abstract

본 발명은 트렌치 격리의 절연 특성을 향상시키고, 게이트 산화막의 신뢰도를 확보하는 트렌치 격리 형성 방법 및 그 구조에 관한 것으로, 반도체 기판 상에 트렌치 형성 영역을 정의하여 적어도 하나의 질화막을 포함하는 트렌치 마스크층이 형성된다. 트렌치를 형성하기 위해 트렌치 마스크층을 사용하여 반도체 기판이 식각 된다. 트렌치 내벽에 열산화막이 형성된 후, 열산화막 상에 후속 산화 공정시 트렌치 내벽의 산화를 방지하기 위한 실리콘 질화막이 형성된다. 트렌치를 완전히 채우도록 트렌치 격리막이 형성된다. 습각 식각 용액을 사용하여 트렌치 마스크층이 스트립 된다. 스트립 공정시 발생된 산화 방지용 질화막의 리세스 부위를 채우기 위해 반도체 기판 상에 고온 산화막이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 내벽에 실리콘 질화막을 형성함으로써 후속 산화 공정시 트렌치 내벽이 산화되어 부피 팽창에 따른 트렌치 내벽에 가해지는 스트레스를 방지할 수 있고, 트렌치 격리막 형성시 트렌치 내벽에 가해지는 스트레스를 완화시킬 수 있다. 또한, 마스크용 질화막을 스트립 하는 공정에서 발생된 트렌치 산화 방지용 질화막의 리세스 부위를 고온 산화막으로 채움으로써, 게이트 폴리 스트링어를 방지할 수 있고, 게이트 산화막의 신뢰도를 확보할 수 있다.

Description

트렌치 격리 형성 방법(METHOD FOR FORMING TRENCH ISOLATION)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리(trench isolation)의 절연 특성을 향상시키고, 게이트 산화막의 신뢰도(reliability)를 확보하는 트렌치 격리 형성 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 반도체 장치의 제조 공정이 더욱 복잡해지고 있다. 또한, 단위 소자 분리 방법에 있어서, 작은 면적에서의 우수한 전기적 특성을 갖는 소자격리 기술의 개발이 요구되고 있다.
현재 256M 비트 DRAM의 경우, LOCOS 방법을 이용한 소자격리 기술은 활성 영역(active region)의 확보 및 격리 특성을 확보하는데 있어서 한계에 도달하고 있다. 상기 LOCOS 기술의 한계는 버드 빅(bird's beak)에 의한 활성 오프닝(active opening) 불량, 필드 산화막 씨닝(field oxide thinning)에 의한 후속 공정 마진 감소, 그리고 필드 산화막의 실리콘 표면 하부로의 리세스(recess) 양의 부족에 따른 효과적인 격리 길이(effective isolation length) 감소 등으로 나타나고 있다. 이에 따라, 소자격리막의 전기적 특성 불량이 발생된다.
이와 같은 문제점을 해결하기 위해, 실리콘 기판을 격리에 필요한 깊이 만큼 식각 하여 트렌치(trench)를 형성하고, CVD 산화막으로 채운 후 평탄화(planarization) 하여 소자격리를 구현하는 얕은 트렌치 격리(shallow trench isolation) 기술이 연구 개발되어 공정에 적용되고 있다.
도 1a 내지 도 1e는 종래의 반도체 장치의 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도 이다.
도 1a를 참조하면, 종래의 반도체 장치의 트렌치 격리 형성 방법은 먼저, 반도체 기판(2) 상에 패드 산화막(pad oxide)(3), 패드 질화막(pad nitride)(4), HTO(High Temperature Oxidation) 산화막(5), 그리고 반사 방지막(Anti-Reflective Layer: ARL)(6)이 차례로 형성된다.
상기 반사 방지막(6) 상에 트렌치 형성 영역을 정의하기 위한 포토레지스트 패턴(photoresist pattern)(10)이 형성된다. 상기 포토레지스트 패턴(10)을 마스크로 사용하여 반도체 기판(2)의 상부가 노출될 때까지 상기 반사 방지막(6), HTO 산화막(5), 패드 질화막(4), 그리고 패드 산화막(3)이 차례로 식각 되어 트렌치 마스크층(8)이 형성된다.
도 1b에서와 같이, 상기 포토레지스트막 패턴(10)이 제거된 후, 상기 트렌치 마스크층(8)을 사용하여 반도체 기판(2)이 식각 되어 트렌치(12)가 형성된다. 이때, 상기 반사 방지막(6)이 동시에 식각 되어 제거된다.
도 1c를 참조하면, 상기 트렌치 내벽(interior walls of trench) 즉, 트렌치 바닥 및 내측벽에 트렌치(12) 형성을 위한 식각 공정시 발생된 반도체 기판(2)의 손상 부위를 제거하기 위해 열산화막(14)이 형성된다. 상기 열산화막(14)을 포함하여 트렌치(12)를 완전히 채우도록 상기 트렌치 마스크층(8a) 상에 트렌치 격리막인 USG(Undoped Silicate Glass)막(15) 그리고 USG막의 스트레스(stress)를 완화시키기 위한 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막(16)이 차례로 형성된다.
마지막으로, 도 1d를 참조하면, 상기 패드 질화막(4)의 상부 표면이 노출될때까지 평탄화 식각 공정이 수행된 후, 상기 패드 질화막(4) 및 패드 산화막(3)이 제거되면 도 1e에 도시된 바와 같이, 트렌치 격리(18)가 완성된다.
그러나, 상술한 바와 같은 종래 트렌치 격리(18)에 있어서, 상기 트렌치(12)에 채워지는 트렌치 격리막(15)과 실리콘간의 열팽창 계수(thermal expansion coefficient)의 차이로 인해 발생된 강한 스트레스(stress)가 트렌치 내벽에 가해지게 된다. 예를 들어, 상기 트렌치 격리막인 USG막(15)은 실리콘 기판보다 약 3 내지 10 배 정도 작은 팽창률을 갖기 때문에 인장 응력(tensile stress)을 발생시킨다.
또한, 게이트 산화막 형성 등의 후속 산화 공정시 트렌치 내벽에 스트레스가 가해지게 된다. 즉, 후속 산화 공정시 트렌치 내벽이 산화되고, 이때 형성되는 산화막에 의해 부피 팽창에 의한 스트레스가 발생된다.
상기 원인들에 의한 스트레스는 트렌치 내벽의 실리콘 격자 손상 및 디스로케이션(dislocation) 등 마이크로 디펙트(micro defect)를 발생시키게 된다. 특히, 상기 디스로케이션은 트렌치 하부의 측벽(sidewall) 및 코너(corner) 부위에 주로 발생된다. 이러한 디펙트는 접합 누설 및 트랜지스터의 소오스/드레인의 턴온(turn on) 항상 유지 등 트렌치 격리의 절연 특성이 열화를 초래하게 되고, 제품의 동작 특성, 수율(yield), 그리고 신뢰도 등에 악영향을 주게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 내벽의 산화 및 이에 따른 스트레스를 방지할 수 있고, 트렌치 격리막 형성시 트렌치 내벽에 가해지는 스트레스를 완화시킬 수 있는 스트레스 버퍼막을 갖는 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.
제1a도 내지 제1e도는 종래의 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
제2a도 내지 제2f도는 본 발명의 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
제3도는 본 발명의 실시예에 따른 트랜지스터 형성 후의 트렌치 격리 구조를 보여주는 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
2, 100 : 반도체 기판 3, 102 : 패드 산화막
4, 103 : 패드 질화막 5, 104 : HTO 산화막
6, 105 : 반사 방지막 8, 106 : 트렌치 마스크층
10, 108 : 포토레지스트 패턴 12, 110 : 트렌치
14, 112 : 열산화막 15, 116 : 트렌치 격리막
18, 122 : 트렌치 격리 114 : 트렌치 산화 방지용 질화막
120 : 고온 산화막 124 : 트랜지스터
[구성]
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리 형성 방법은, 반도체 기판 상에 트렌치 형성 영역을 정의하여 적어도 하나의 제 1 질화막을 포함하는 트렌치 마스크층을 형성하는 단계; 상기 트렌치 마스크층을 식각 마스크로 사용하여 상기 반도체 기판을 식각 하는 단계; 상기 식각 단계에서 발생된 기판 손상을 제거하기 위해 상기 트렌치의 내측벽 및 바닥에 열산화막을 형성하는 단계; 상기 열산화막 상에 상기 트렌치의 내측벽 및 바닥의 산화를 방지하기 위한 제 2 질화막을 형성하는 단계; 상기 트렌치를 완전히 채우도록 트렌치 격리막을 형성하는 단계; 습식 식각 용액을 사용하여 상기 트렌치 마스크층을 스트립(strip)하는 단계; 상기 스트립 공정에 의해 발생된 제 2 질화막의 리세스(recess) 부위를 채우기 위해 반도체 기판 상에 고온 산화막을 형성하는 단계; 및 상기 반도체 기판의 상부 표면이 노출될 때까지 상기 고온 산화막 및 트렌치 격리막을 평탄화 식각 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 트렌치 격리막을 형성하는 단계는, 상기 트렌치를 채우도록 상기 반도체 기판 전면에 절연막을 형성하는 단계; 및 상기 트렌치 마스크층의 상부 표면이 노출될 때까지 상기 절연막을 CMP(chemical mechanical polishing)공정으로 평탄화시키는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막 형성 후, 상기 절연막을 치밀화시키기 위한 어닐링 공정을 수행하는 단계를 더 포함할 수 있다.
[작용]
도 2e를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리 형성 방법은, 열산화막 상에 트렌치 내벽의 산화를 방지하기 위한 실리콘 질화막이 형성된다. 트렌치를 완전히 채우도록 트렌치 격리막이 형성된 후, 마스크용 질화막이 스트립 된다. 상기 스트립 공정에 의해 발생된 트렌치 산화 방지용 질화막의 리세스 부위를 채우기에 충분하도록 고온 산화막이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 내벽에 실리콘 질화막을 형성함으로써 후속 산화 공정시 트렌치 내벽이 산화되어 부피 팽창에 따른 트렌치 내벽에 가해지는 스트레스를 방지할 수 있고, 트렌치 격리막 형성시 트렌치 내벽에 가해지는 스트레스를 완화시킬 수 있다. 또한, 마스크용 질화막을 스트립 하는 공정에서 발생된 트렌치 산화 방지용 질화막의 리세스 부위를 고온 산화막으로 채움으로써, 게이트 폴리 스트링어(gate poly stringer)를 방지할 수 있고, 게이트 산화막의 신뢰도를 확보할 수 있다.
[실시예]
이하, 도 2 및 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도 이고, 도 3은 본 발명의 실시예에 따른 트랜지스터 형성 후의 트렌치 격리 구조를 보여주는 단면도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 트렌치 격리 형성 방법은 먼저, 반도체 기판(100) 상에 패드 산화막(102), 패드 질화막(103), HTO 산화막(104), 그리고 반사 방지막(105)이 차례로 형성된다. 상기 패드 산화막(102)은, 예를 들어 열산화(thermal oxidation) 방법으로 형성되고, 약 70Å 내지 160Å의 두께 범위 내로 형성된다. 상기 패드 질화막(103)은, 약 1500Å 두께로 증착 되고, 상기 HTO 산화막(104)은 약 500Å 두께로 증착 된다. 상기 반사 방지막(105)은 예를 들어, SiON으로 형성되고 약 600Å 두께로 증착된다.
이때, 상기 HTO 산화막(104) 및 반사 방지막(105)은, 후속 트렌치 식각 공정 및 평탄화 식각 공정에서 마스크 역할을 하게 된다. 또한, 상기 반사 방지막(105)은 트렌치 형성 영역을 정의하여 포토레지스트 패턴(108)을 형성하는 공정에서, CD(Critical Dimension)의 균일도 및 공정 조건이 확보되도록 한다. 그러나, 상기 HTO 산화막(104) 및 반사 방지막(105)은 소자의 집적도에 따라 형성되지 않을 수 있다.
상기 반사 방지막(105) 상에 트렌치 형성 영역을 정의하기 위한 즉, 활성 영역과 비활성 영역을 정의하기 위한 포토레지스트 패턴(108)이 형성된다. 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 반사 방지막(105), HTO 산화막(104), 패드질화막(103), 그리고 패드 산화막(102)이 건식 식각 공정으로 차례로 식각 되어 트렌치 마스크층(106)이 형성된다.
도 2b를 참조하면, 상기 포토레지스트 패턴(108)이 애싱(ashing) 등으로 제거된 후, 상기 트렌치 마스크층(106)을 사용하여 반도체 기판(100)이 건식 식각 방법으로 식각 되어 트렌치(110)가 형성된다. 상기 트렌치(110)는 약 0.1㎛ - 1.5㎛ 범위 내의 깊이 바람직하게는, 0.25㎛의 얕은 깊이를 갖도록 형성된다.
상기 트렌치(110) 형성을 위한 식각 공정 조건에 의해서, 트렌치(110) 상부의 에지 부분이 계단형의 프로파일(profile)을 갖도록 형성할 수 있다. 이것은 트렌치 상부 에지 부분의 급경사가 완화되도록 하여 후속 게이트 산화막 형성시, 활성 영역의 에지 부위에서 발생되는 게이트 산화막의 씨닝(thinning) 현상을 방지하기 위한 것이다. 즉, 게이트 산화막의 신뢰도를 확보하기 위한 것이다.
상기 트렌치(110) 형성 동안에 상기 반사 방지막(105)이 제거된다.
도 2c에 있어서, 상기 트렌치(110) 형성시 발생된 실리콘 격자 손상 등 누설 소오스(leakage source)로 작용하는 결함(defect)을 제거하기 위해 트렌치(110)의 내벽 즉, 트렌치(110) 내측벽 및 바닥에 열산화막(112)이 형성된다. 이 열산화막(112)은 약 100Å 내지 500Å의 두께 범위를 타겟(target)으로 형성된다. 이때, 상기 열산화막(112)은 트렌치 바닥에 약 50Å 내지 300Å의 두께 범위 내로 형성된다.
상기 열산화막(112)을 포함하여 트렌치 마스크층(106a) 상에 트렌치 내벽의 산화를 방지하기 위한 질화막(114)이 예를 들어, LPCVD 방법으로 약 30Å 내지 300Å의 두께 범위 내로 형성된다. 상기 질화막(114)은 실리콘 질화막(Si3N4)으로서 바람직하게는, 고유의 스트레스가 적은 실리콘 리치(Si-rich) 질화막(Si4N4)이다. 상기 질화막(114)은 후속 트렌치 격리막 형성 공정 및 게이트 산화막 형성 등의 후속 산화 공정시 트렌치 내벽에 가해지는 스트레스를 완화시키는 버퍼층(buffer layer) 역할을 하게 된다.
상기 질화막(114) 상에 트렌치(110)가 완전히 채워지도록 필링(filling) 특성이 좋은 트렌치 격리막(116) 예를 들어, USG막(O3TEOS)(116)이 형성된다. 상기 USG막(O3TEOS)(116) 상에 USG막(O3TEOS)(116)의 스트레스 특성을 상쇄시키는 막질 예를 들어, PE-TEOS막(또는 PE-OX막)(118)이 형성된다. 상기 USG막(O3TEOS)(116)은 트렌치 깊이가 0.25㎛의 경우, 약 5000Å의 두께로 형성된다.
후속 평탄화 식각 공정에서 트렌치 격리막(116)의 과도한 리세스(recess)를 방지하기 위해서 상기 USG막(O3TEOS)(116)을 치밀화(densification) 시키는 어닐링 공정이 수행된다. 예를 들어, 상기 USG막(O3TEOS)(116)이 900℃ 이상의 고온에서 어닐링 된다. 이와 같은 어닐링 공정은 N2분위기 또는 습식 분위기(H2 및 O2 분위기) 조건으로 진행된다. 상기 습식 어닐링은, 850℃ 이하의 온도 예를 들어, 700℃에서도 수행될 수 있다.
도 2d를 참조하면, 상기 패드 질화막(103)을 식각 정지층으로 사용하여 PE-TEOS막(또는 PE-OX막)(118) 및 USG막(O3TEOS)(116)이 CMP(Chemical Mechanical Polishing) 등의 평탄화 식각 공정으로 식각 된다.
도 2e에서와 같이, 상기 패드 질화막(103)이 인산(phosphoric acid) 등의 습식 식각 용액에 의해 제거되는데, 이때 인산이 트렌치 산화 방지용 질화막(114)을 따라 트렌치 하부로 침주하여 원하지 않는 리세스 부위(참조 번호 119)가 발생된다. 이러한 리세스 부위(참조 번호 119)는 후속 세정 공정에 의해 증가되고, 결과적으로 원하지 않는 트렌치 격리막(116) 내의 큰 보이드(void)를 유발하게 된다. 또한, 상기 리세스 부위는 후속 게이트 전극 형성 공정시 폴리 스트링어(poly stringer) 등을 유발하게 되고, 활성 영역의 에지 부위에서 발생되는 게이트 산화막 씨닝 현상을 유발하게 된다.
이와 같은 문제점을 해결하기 위해, 상기 리세스 부위(참조 번호 119)를 채우기 위해 충분한 두께로 반도체 기판(100) 상에 고온 산화막(120)이 형성된다. 상기 고온 산화막(120)은 예를 들어, LP-TEOS 산화막이며, 약 100Å 내지 500Å의 두께 범위 내로 형성된다.
마지막으로, 상기 고온 산화막(120) 및 트렌치 격리막(116)이 예를 들어, 건식 에치 백 공정 또는 바람직하게 습식 에치 백 공정으로 평탄화 식각 되면 도 2f에 도시된 바와 같이, 트렌치 격리(122)가 형성된다.
후속 공정으로, 도 3에서와 같이, 상기 활성 영역 상에 게이트 산화막(124) 및 게이트 전극을 갖는 트랜지스터(126)가 형성된다.
본 발명은 트렌치 내벽에 실리콘 질화막을 형성함으로써, 후속 산화 공정시 트렌치 내벽이 산화되어 부피 팽창에 따른 트렌치 내벽에 가해지는 스트레스를 방지할 수 있고, 트렌치 격리막 형성시 트렌치 내벽에 가해지는 스트레스를 완화시킬 수 있으며, 따라서 트렌치 격리의 절연 특성을 향상시키는 효과가 있다.
또한, 마스크용 질화막을 스트립 하는 공정에서 발생된 트렌치 산화 방지용 질화막의 리세스 부위를 고온 산화막으로 채움으로써, 게이트 폴리 스트링어를 방지할 수 있고, 게이트 산화막의 신뢰도를 확보할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 기판 상에 트렌치 형성 영역을 정의하여 적어도 하나의 제 1 질화막을 포함하는 트렌치 마스크층을 형성하는 단계; 상기 트렌치 마스크층을 식각 마스크로 사용하여 상기 반도체 기판을 식각 하여 트렌치를 형성하는 단계; 상기 식각 단계에서 발생된 기판 손상을 제거하기 위해 상기 트렌치의 내측벽 및 바닥에 열산화막을 형성하는 단계; 상기 열산화막 상에 상기 트렌치의 내측벽 및 바닥의 산화를 방지하기 위한 제 2 질화막을 형성하는 단계; 상기 트렌치를 완전히 채우도록 트렌치 격리막을 형성하는 단계; 습식 식각 용액을 사용하여 상기 트렌치 마스크층을 스트립(strip)하는 단계; 상기 스트립 공정에 의해 발생된 제 2 질화막의 리세스(recess) 부위를 채우기 위해 반도체 기판 상에 고온 산화막을 형성하는 단계; 및 상기 반도체 기판의 상부 표면이 노출될 때까지 상기 고온 산화막 및 트렌치 격리막을 평탄화 식각하는 단계를 포함하는 트렌치 격리 형성 방법.
  2. 제1항에 있어서, 상기 제 2 질화막은, 상기 트렌치의 내측벽 및 바닥에 가해지는 스트레스를 완화시키는 버퍼층으로 작용하는 트렌치 격리 형성 방법.
  3. 제1항에 있어서, 상기 제 2 질화막은, LPCVD 방법으로 형성되는 실리콘 질화막인 트렌치 격리 형성 방법.
  4. 제3항에 있어서, 상기 실리콘 질화막은, 구성 요소 중 실리콘 함량이 상대적으로 많은 실리콘 리치(Si-rich) 질화막인 트렌치 격리 형성 방법.
  5. 제1항에 있어서, 상기 트렌치 마스크층은, 약 1500Å의 두께로 형성되고, 상기 열산화막은, 약 100Å 내지 500Å의 두께(트렌치 바닥에 약 50Å 내지 300Å 두께) 범위 내로 형성되며, 상기 제 2 질화막은, 약 30Å 내지 300Å의 두께 범위 내로 형성되는 트렌치 격리 형성 방법.
  6. 제1항에 있어서, 상기 트렌치 격리막을 형성하는 단계는, 상기 트렌치를 채우도록 상기 반도체 기판 전면에 상기 절연막을 형성하는 단계; 및 상기 트렌치 마스크층의 상부 표면이 노출될 때까지 상기 절연막을 CMP(chemical mechanical polishing)공정으로 평탄화시키는 단계를 포함하는 트렌치 격리 형성 방법.
  7. 제1항에 있어서, 상기 고온 산화막은, LP-TEOS 산화막인 트렌치 격리 형성 방법.
  8. 제1항에 있어서, 상기 평탄화 식각 공정은, 습식 및 건식 방법 중 어느 하나에 의한 에치 백 공정으로 수행되는 트렌치 격리 형성 방법.
  9. 제6항에 있어서, 상기 절연막 형성 후, 상기 절연막을 치밀화 시키기 위한 어닐링 공정을 수행하는 단계를 더 포함하는 트렌치 격리 형성 방법.
  10. 제9항에 있어서, 상기 어닐링 공정은, N2분위기에서 적어도 900℃ 이상의 온도에서 수행되는 트렌치 격리 형성 방법.
  11. 제9항에 있어서, 상기 어닐링 공정은, 습식 분위기에서 적어도 700℃ 이상의 온도에서 수행되는 트렌치 격리 형성 방법.
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