KR0176155B1 - 반도체 장치의 소자분리 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000002955 isolation Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 51
- 230000003647 oxidation Effects 0.000 claims abstract description 40
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 40
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 23
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 15
- 238000005121 nitriding Methods 0.000 claims abstract description 13
- 239000003963 antioxidant agent Substances 0.000 claims description 25
- 230000003078 antioxidant effect Effects 0.000 claims description 25
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 12
- 239000012298 atmosphere Substances 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229910002651 NO3 Inorganic materials 0.000 claims description 2
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- -1 nitrogen ions Chemical class 0.000 description 13
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 229910021529 ammonia Inorganic materials 0.000 description 6
- 230000035515 penetration Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
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Abstract
반도체 장치의 소자 분리 방법에 관하여 기재되어 있다. 반도체 기판 상에 패드 산화막을 형성하는 단계, 상기 패드 산화막 상에 산화 버퍼층을 형성하는 단계, 산화 버퍼층이 형성된 상기 결과물의 표면을 질소가 함유된 플라즈마에 노출시킴으로써, 상기 산화 버퍼층 표면에 형성된 자연 산화막을 질화시켜 옥시나이트라이드막을 형성하는 단계, 및 상기 옥시나이트라이드막 상에 산화 방지막을 형성하는 단계를 구비한다. 따라서, 복잡한 공정의 추가 없이 종래의 SEPOX 소자 분리 방법에서 발생되는 산화 버퍼층과 산화 방지막의 계면의 이차 버즈 빅의 발생을 억제할 수 있으므로 고집적소자에서 신뢰성 있는 소자 분리가 가능하다.
Description
제1a도 및 제1d도는 종래 기술에 따른 일반적인 SEPOX 방법을 설명하기 위해 도시한 단면도.
제2a도 내지 제3도는 본 발명에 따른 SEPOX 방법의 실시예를 설명하기 위해 도시한 단면도.
제4a도 및 제4b도는 종래 및 본 발명의 방법에 따라 형성된 필드 산화막을 보여주는 SEM 사진.
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로서, 특히 SEPOX 방법의 이차 버즈 빅(bird's beak) 현상을 제거할 수 있는 반도체 장치의 소자 분리 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 반도체 기판 상에 형성되는 개개의 소자의 크기가 축소될 뿐만 아니라, 개개의 소자를 전기적으로 분리 시키는 소자 분리 영역의 크기도 점차 축소되고 있다.
최근 반도체 장치의 고집적화 추세에 따라 미세화 기술중의 하나인 소자 분리 기술의 연구개발이 활발하게 진행되고 있다. 소자 분리 영역 형성 공정은 모든 제조 과정 단계에 우선하는 초기 단계의 공정으로써 액티브 영역의 크기 및 후공정 단계의 공정 마진(process margin)을 좌우하게 된다.
소자 분리 기술로서 종래에는 국부적 산화(LOCal Oxidation of Silicon, 이하 LOCOS라 한다) 방법이 일반적으로 사용되어 왔다. 그러나, 잘 알려진 바와 같이 상기 LOCOS 방법은 산화 방지 마스크로 사용되는 실리콘 질화막 하부의 패드 산화막 측면으로 산소가 침투하여 실리콘 질화막 하부의 실리콘이 산화되는 버즈 빅(bird's beak) 문제가 심각하다.
상기와 같은 LOCOS 방법의 문제점을 해결하기 위하여, 선택적 폴리실리콘 산화(Selective Polysilicon Oxidation ; 이하 'SEPOX'라 한다)방법이 제안된 바 있다. 상기 SEPOX 방법은 비교적 공정이 간단하기 때문에 64Mb급의 선폭을 갖는 집적회로에 주로 사용되고 있다.
제1a도 및 제1b도는 종래 기술에 따른 일반적인 SEPOX 방법을 설명하기 위해 도시한 단면도이다.
반도체 기판(1) 상에 열산화 공정을 통해 얇은 패드 산화막(3)을 형성하고, 상기 패드 산화막(3) 상에 다결정 실리콘층(5)을 형성한 다음, 상기 다결정 실리콘층(5) 상에 실리콘 질화막(7)을 차례로 형성한다.(제1a도) 이어서, 사진 식각 공정으로 소자 분리 영역 상부에 형성되어 있는 상기 실리콘 질화막(7)을 식각한 다음(제1b도), 상기 실리콘 질화막(7)이 식각되어 노출된 상기 다결정 실리콘(5) 및 반도체 기판(1)의 표면을 부분적으로 산화하여 두꺼운 필드 산화막(9)을 형성한다.(제1c도) 계속해서, 상기 실리콘 질화막(7) 및 다결정 실리콘층(5)을 차례로 제거한다.(제1d도)
상술한 일반적인 SEPOX 방법에 의하면, 필드 산화막 형성시 반도체 기판 보다 다결정 실리콘층이 먼저 산화되므로 종래 LOCOS 방법에서 패드 산화막에 의해 발생되던 산화막의 측면 침투를 방지하여 기판(1)과 다결정 실리콘층(7) 사이에 형성되는 버즈 빅을 감소시킬 수 있다.
그러나, 상기 다결정 실리콘층(5) 형성후 기판이 대기중에 노출됨에 따라 다결정 실리콘층(5) 상에는 자연 산화막이 성장되고, 이는 필드 산화 공정시 다결정 실리콘층(5)과 실리콘 질화막(7) 계면을 통한 산화물의 측면 침투를 가능하게 한다. 따라서, 다결정 실리콘층(5)과 실리콘 질화막(7) 계면에 이차 버즈 빅(제1b도 및 제1c도의 b)이 길게 발생되고, 이러한 이차 버즈 빅(b)은 고집적회로의 소자 면적을 감소시킨다. 또한, 상기 이차 버즈 빅에 의해 후속되어 실시되는 실리콘 질화막(7) 및 다결정 실리콘층(5)의 식각 공정에서 상기 이차 버즈 빅(b)과 반도체 기판(1) 사이에 다결정 실리콘층(5)이 식각되지 않고 남아있을 수 있다.(제1c도 참조)
따라서, 본 발명의 목적은 반도체 장치의 소자 분리 공정에서 자연 산화막에 의해 발생되는 이차 버즈 빅을 감소시킬 수 있는 반도체 장치의 소자 분리 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여,
반도체 기판 상에 패드 산화막을 형성하는 단계 ;
상기 패드 산화막 상에 산화 버퍼층을 형성하는 단계 ;
산화 버퍼층이 형성된 상기 결과물의 표면을 질소가 함유된 플라즈마에 노출시킴으로써, 상기 산화 버퍼층 표면에 형성된 자연 산화막을 질화시켜 옥시나이트라이드막을 형성하는 단계 ; 및
상기 옥시나이트라이드막 상에 산화 방지막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
여기에서, 상기 질소가 함유된 플라즈마는, 질소가 함유된 가스를 플라즈마 반응기(plasma reactor) 내에 주입하여 형성된 플라즈마를 이용하여 형성한다.
상기 암모니아 플라즈마는 상기 플라즈마 반응기에 200∼400W의 고주파 RF 전력을 인가하여 형성하고, 상기 플라즈마 반응기 내부의 온도는 400℃를 유지하며, 산화 버퍼층이 형성된 상기 결과물을 질화시키는 상기 단계는 50∼150초 동안 실시하는 것이 바람직하다. 또한, 상기 산화 버퍼층은 불순물이 도우프되거나 도우프되지 않은 다결정 실리콘 또는 비정질 실리콘으로 형성하고, 상기 산화 방지막은 실리콘 질화물로 형성한다.
상기 산화 방지막 형성하는 단계 후,
소자 분리 영역 상부에 적층된 옥시나이트라이드막 및 산화 방지막 제거하는 단계 ; 및
상기 옥시나이트라이드막 및 산화 방지막이 식각되어 그 표면이 노출된 상기 기판을 선택적으로 산화시키는 단계를 더 구비할 수 있다.
상기 목적을 달성하기 위하여 본 발명은 또한,
반도체 기판 상에 패드 산화막을 형성하는 단계 ;
상기 패드 산화막 상에 산화 버퍼층을 형성하는 단계 ;
산화 버퍼층이 형성된 상기 결과물 상에 질소 이온을 주입하여 상기 결과물의 표면에 옥시나이트라이드막을 형성하는 단계 ; 및
옥시나이트라이드막이 형성된 상기 결과물 상에 산화 방지막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
여기에서, 상기 질소 이온은 100KeV 이하의 이온 주입 에너지와 1E15 ions/㎠ 이상의 도우즈량으로 주입하는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명은 또한,
반도체 기판 상에 패드 산화막을 형성하는 단계 ;
상기 패드 산화막 상에 산화 버퍼층을 형성하는 단계 ;
산화 버퍼층이 형성된 상기 결과물을 암모니아 가스 분위기의 챔버에서 어닐링함으로써, 상기 결과물의 표면에 형성된 자연 산화막을 질화시켜 옥시나이트라이드막을 형성하는 단계 ; 및
옥시나이트라이드막이 형성된 상기 결과물 상에 산화 방지막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
여기서, 상기 암모니아 가스 분위기에서 실시하는 상기 어닐링은 상기 산화 방지막을 형성하는 장비와 동일 장비에서 실시하고, 상기 산화 방지막은 LPCVD 장비에서 형성하며, 상기 암모니아 가스 분위기에서의 어닐링은 700∼900℃ 온도에서 30분 이상 실시하는 것이 바람직하다.
한편, 상기 산화 방지막 형성하는 단계 후,
소자 분리 영역 상부의 상기 옥시나이트라이드막 및 산화 방지막을 제거하는 단계 ;
상기 옥시나이트라이드막 및 산화 방지막이 식각되어 표면이 노출된 상기 기판을 선택적으로 산화시키는 단계를 더 구비할 수 있다.
상기 목적을 달성하기 위하여 본 발명은 또한,
반도체 기판 상에 패드 산화막을 형성하는 단계 ;
상기 패드 산화막 상에 산화 버퍼층을 형성하는 단계 ;
산화 버퍼층이 형성된 상기 결과물 상에 산화 방지막을 형성하는 단계 ; 및
산화 방지막이 형성된 상기 결과물을 고온 열처리하여 상기 산화 버퍼층과 산화 방지막의 계면에 옥시나이트라이드막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
여기에서, 상기 열처리는 1000℃ 이상의 고온의 질소 분위기에서 실시하는 것이 바람직하다.
따라서, 산화 방지막 형성전 산화 버퍼층 상에 존재하는 자연 산화막을 질화시킴으로써 소자 분리 형성을 위한 산화 공정시 자연 산화막에 의해 형성되는 이차 버즈 빅을 억제할 수 있으며, 상기 방법은 64Mb 디램급 이상의 미세 패턴 형성이 필요한 집적회로에 적용 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하고자 한다.
[실시예 1]
제1a도 내지 제2c도는 본 발명에 따른 SEPOX 방법의 실시예 1를 설명하기 위해 도시한 단면도이다.
제2a도는 산화 버퍼층(14)을 형성하는 단계를 도시한다.
반도체 기판(10) 상에 통상의 열산화 공정을 이용하여 얇은 패드 산화막(12)을 형성한 다음, 상기 패드 산화막(12) 상에 예컨대 다결정 실리콘 또는 비정질 실리콘을 저압화학기상증착법(Low Pressure Chmical Vapor Deposition, 이하 LPCVD라 한다)으로 증착하여 산화 버퍼층(14)을 형성한다.
여기에서, 상기 패드 산화막(12)은 100Å∼200Å의 두께로 형성하고, 상기 산화 버퍼층(14)은 불순물이 도우프되거나 도우프되지 않은 다결정 실리콘 또는 비정질 실리콘을 사용하여 700Å∼900Å의 두께로, 바람직하게는 700Å의 두께로 형성한다.
제2b도는 산화 버퍼층(14)이 형성된 결과물을 질화시키는 단계를 도시한다.
상기 산화 버퍼층(14) 상에 형성되어 있는 자연 산화막(native oxide, 도시되지 않음)을 제거하기 위해, 산화 버퍼층(14)이 형성된 상기 결과물의 표면을 질소가 함유된 플라즈마에 노출시켜 상기 산화 버퍼층(14) 표면에 형성된 자연 산화막을 질화시킨다.
여기에서, 상기 질소가 함유된 플라즈마는 질소가 함유된 가스, 예컨대 암모니아 가스(NH3)를 플라즈마 반응기(plasma reactor)에 주입하고 상기 플라즈마 반응기에 200∼400W의 고주파 RF 전력을 인가하여 발생되는 암모니아 플라즈마를 이용할 수 있다. 상기 플라즈마 반응기는 400℃ 정도의 온도를 유지하는 것이 바람직하다.
상기 질화 처리를 통해 상기 산화 버퍼층(14) 상에 자연적으로 형성된 자연 산화막은 상기 암모니아 플라즈마에 질소와 반응하고, 상기 결과물의 표면에는 얇은 옥시나이트라이드막(oxynitride, SiON, 16)이 형성된다.
한편, 상기 질화 처리는 바람직하게는 50∼150초 정도 실시하고, 더욱 바람직하게는 100초 내외로 실시한다.
제2c도는 옥시나이트라이드막 및 산화 방지막(16 및 18)을 식각하는 단계를 도시한다.
플라즈마 질화 처리에 의해 옥시나이트라이드막(16)이 형성된 상기 결과물 상에 예컨대 실리콘 질화물을 증착하여 산화 방지막(18)을 형성하고, 상기 산화 방지막(18) 상에 포토레지스트를 도포한 다음 패터닝하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 계속해서, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화 버퍼층(14) 상에 적층되어 있는 옥시나이트라이드막(16) 및 산화 방지막(18)을 부분적으로 식각함으로써 소자 분리 영역 상에 형성된 상기 산화 버퍼층(14)을 노출시킨다.
여기에서, 상기 산화 방지막(18)은 예컨대 LPCVD 방법을 이용하여 1500Å∼2000Å의 두께로, 바람직하게는 1500Å의 두께로 형성할 수 있다.
제2d도는 필드 산화막(20)을 형성하는 단계를 도시한다.
옥시나이트라이드막(16) 및 산화 방지막(18)의 식각되어 노출된 상기 기판을 통상의 열산화 공정을 이용하여 선택적으로 산화시켜 소자 분리 영역에 필드 산화막(20)을 형성한다.
제2e도는 산화 방지막(18), 옥시나이트라이드막(16), 및 산화 버퍼층(14)을 제거하는 단계를 도시한다.
액티브 영역 상부에 형성되어 있는 상기 산화 방지막(18), 옥시나이트라이드막(16), 및 산화 버퍼층(14)을 차례로 제거하여 반도체 기판 상에 소자 분리 영역을 완성한다.
상기 실시예 1에 의하면, 산화 버퍼층의 표면을 질소가 함유된 플라즈마에 노출시킴으로써 산화 버퍼층 표면에 형성된 자연 산화막을 질화시켜 옥시나이트라이드막을 형성한다. 따라서, 종래 산화 버퍼층(14)과 산화 방지막(18)의 계면에서 자연 산화막으로 인해 발생되던 이차 버즈 빅을 억제할 수 있다.
[실시예 2]
본 발명의 실시예 2는 상기 실시예 1에서 산화 버퍼층의 표면을 암모니아 플라즈마를 이용하여 질화시키는 대신에 상기 산화 버퍼층(14)에 질소 이온을 주입하는 것을 제외하고는 상기 실시예 1와 동일한 방법으로 진행한다. 상기 실시예 1를 설명하기 위해 도시된 도면(제2a도 내지 제2e도)을 참조하여 본 발명의 제2 실시예를 설명한다.
반도체 기판(10) 상에 패드 산화막(12) 및 산화 버퍼층(14)을 상기 실시예 1에서와 마찬가지로 형성한 다음(제2a도 참조), 산화 버퍼층(14)이 형성된 상기 결과물 상에 질소 이온을, 예컨대 100KeV 이하의 이온 주입 에너지와 1E15 ions/㎠ 이상의 도우즈량으로 이온 주입함으로써 상기 산화 버퍼층(14)의 표면에 질화막(SiN, 16)을 형성한다(제2b도 참조). 이후의 공정(제2c도 내지 제2e도)은 상기 실시예 1와 동일하게 진행한다.
상기 실시예 2에 의하면, 산화 버퍼층(14)에 주입된 질소 이온에 의해 상기 산화 버퍼층(14) 상부에 형성되어 있는 자연 산화막이 SiN 구조의 질화막으로 전환되고 이후의 필드 산화 공정시 산소 이온의 측면 침투를 방해한다. 따라서, 산화 버퍼층(14)과 산화 방지막(18)의 계면에 산소 이온의 측면 확산에 의해 발생되던 이차 버즈 빅을 억제할 수 있다.
[실시예 3]
본 발명의 실시예 3은 상기 실시예 1에서 산화 버퍼층의 표면을 암모니아 플라즈마를 이용하여 질화시키는 대신에 산화 버퍼층이 형성된 상기 결과물을 질소가 함유된 가스 분위기에서 어닐링(annealing)하는 것을 제외하고는 상기 실시예 1와 동일한 방법으로 진행한다. 상기 실시예 1를 설명하기 위해 도시된 도면(제2a도 내지 제2e도)을 참조하여 본 발명의 실시예 3를 설명한다.
반도체 기판(10) 상에 패드 산화막(12) 및 산화 버퍼층(16)을 상기 실시예 1에서와 마찬가지로 형성한 다음(제2a도 참조), 산화 버퍼층(14)이 형성된 상기 결과물을 산화 방지막(18)을 형성하는 챔버와 동일한 챔버에서, 예컨대 질소가 함유된 가스 분위기의 LPCVD 챔버내에서 적정시간 어닐링함으로써 상기 산화 버퍼층(14)의 표면에 형성된 자연 산화막에 질소 성분을 확산시켜 상기 자연 산화막을 SiON 구조의 옥시나이트라이드막(16)으로 전환시킨다.(제2b도 참조). 여기에서 상기 어닐링은 700℃∼900℃의 온도에서 30분 이상 실시하는 것이 바람직하다. 이후의 공정(제2c도 내지 제2e도)은 상기 실시예 1와 동일하게 진행한다.
상기 실시예 3에 의하면, 상기 질소 분위기에서의 어닐링에 의해 상기 산화 버퍼층(14)의 표면에 형성되어 있는 자연 산화막이 SiON 구조의 옥시나이트라이드막으로 전환되어 이후의 필드 산화 공정시 산소 이온의 측면 침투를 방해한다. 따라서, 산화 버퍼층(14)과 산화 방지막(18)의 계면에 존재하는 자연 산화막으로 인해 발생되던 산소 이온의 측면 확산 및 이차 버즈 빅을 억제할 수 있다.
[실시예 4]
본 발명의 실시예 4는 상기 실시예 1에서 산화 버퍼층의 표면을 암모니아 플라즈마를 이용하여 질화시키는 대신에 산화 버퍼층 및 산화 방지막을 차례로 적층한 다음, 질소 분위기에서 고온 열처리를 실시하는 것을 제외하고는 상기 실시예 1과 동일한 방법으로 진행한다. 제2a도 내지 제3도를 참조하여 본 발명의 실시예 4를 설명한다.
반도체 기판(10) 상에 패드 산화막(12) 및 산화 버퍼층(16)을 상기 실시예 1에서와 마찬가지로 형성한 다음(제2a도 참조), 상기 산화 버퍼층(14) 상에 산화 방지막(18)을 형성한다(제3도 참조). 이어서, 산화 방지막(18)이 형성된 상기 결과물을 질소 가스 분위기에서, 예컨대 1000℃ 이상의 고온에서 열처리한다. 상기 고온 열처리에 의해 상기 산화 방지막(SiN, 18)을 구성하는 질소 이온이 상기 산화 버퍼층(14)과 산화 방지막(18)의 계면에 형성된 자연 산화막 내로 확산되어 상기 자연 산화막을 SiON 구조의 옥시나이트라이드막으로 전환시킨다.
이후의 공정(제2c도 내지 제2e도)은 상기 실시예 1과 동일하게 진행한다.
상기 실시예 4에 의하면, 상기 질소 분위기에서의 고온 어닐링에 의해 상기 산화 버퍼층(14)과 산화 방지막(18)의 계면에 형성되어 있는 자연 산화막이 SiON 구조의 옥시나이트라이드막으로 전환되어 이후의 필드 산화 공정시 산소 이온의 측면 침투를 방해한다. 따라서, 산화 버퍼층(14)과 산화 방지막(18)의 계면에서 산소 이온의 측면 확산에 의해 발생되던 이차 버즈 빅을 억제할 수 있다.
제4a도 및 제4b도는 종래 및 본 발명의 방법에 따라 형성된 필드 산화막을 보여주는 SEM 사진으로써, 종래 방법에서는 이차 버즈 빅 현상이 필드 산화막과 필드 산화막 사이에 길게 나타남을 알 수 있으며(제4a도 참조), 자연 산화막을 질화시키는 본 발명의 방법(실시예 1의 방법에 의해 형성됨)에서는 이차 버즈 빅 현상이 거의 발생되지 않음을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 복잡한 공정의 추가 없이 종래의 SEPOX 소자 분리 방법에서 발생되는 산화 버퍼층과 산화 방지막의 계면의 이차 버즈 빅의 발생을 억제할 수 있으므로 고집적 소자에서 신뢰성 있는 소자 분리가 가능하다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (14)
- 반도체 기판 상에 패드 산화막을 형성하는 단계 ; 상기 패드 산화막 상에 산화 버퍼층을 형성하는 단계 ; 산화 버퍼층이 형성된 상기 결과물의 표면을 질소가 함유된 플라즈마에 노출시킴으로써, 상기 산화 버퍼층 표면에 형성된 자연 산화막을 질화시켜 옥시나이트라이드막을 형성하는 단계 ; 및 상기 옥시나이트라이드막 상에 산화 방지막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 질소가 함유된 플라즈마는, 질소가 함유된 가스를 플라즈마 반응기(plasma reactor) 내에 주입하여 형성된 플라즈마를 이용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제2항에 있어서, 상기 플라즈마는 상기 플라즈마 반응기에 200∼400W의 고주파 RF 전력을 인가하여 형성된 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제2항에 있어서, 상기 플라즈마 반응기 내부의 온도는 400℃를 유지하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 산화 버퍼층 표면을 질화시키는 상기 단계는 50∼150초 동안 실시하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 산화 버퍼층은 불순물이 도우프되거나 도우프되지 않은 다결정 실리콘 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 산화 방지막은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 산화 방지막 형성하는 단계 후, 소자 분리 영역 상부에 적층된 옥시나이트라이드막 및 산화 방지막 제거하는 단계 ; 및 상기 옥시나이트라이드막 및 산화 방지막이 식각되어 그 표면이 노출된 상기 기판을 선택적으로 산화시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 반도체 기판 상에 패드 산화막을 형성하는 단계 ; 상기 패드 산화막 상에 산화 버퍼층을 형성하는 단계 ; 산화 버퍼층이 형성된 상기 결과물을 질소가 함유된 가스 분위기의 챔버에서 어닐링함으로써, 상기 결과물의 표면에 형성된 자연 산화막을 질화시켜 옥시나이트라이드막을 형성하는 단계 ; 및 옥시나이트라이드막이 형성된 상기 결과물 상에 산화 방지막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제9항에 있어서, 암모니아 가스 분위기에서 실시하는 상기 어닐링은 상기 산화 방지막을 형성하는 장비와 동일 장비에서 실시하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제9항에 있어서, 상기 산화 방지막은 LPCVD 장비에서 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제9항에 있어서, 상기 암모니아 가스 분위기에서의 어닐링은 700∼900℃ 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제9항에 있어서, 상기 암모니아 가스 분위기에서의 어닐링은 30분 이상 실시하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제9항에 있어서, 상기 산화 방지막 형성하는 단계 후, 소자 분리 영역 상부의 상기 옥시나이트라이드막 및 산화 방지막을 제거하는 단계 ; 상기 옥시나이트라이드막 및 산화 방지막이 식각되어 표면이 노출된 상기 기판을 선택적으로 산화시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016896A KR0176155B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 장치의 소자분리 방법 |
| JP8168378A JPH098023A (ja) | 1995-06-22 | 1996-06-07 | 半導体素子の分離方法 |
| US08/665,294 US5677234A (en) | 1995-06-22 | 1996-06-18 | Methods of forming isolated semiconductor device active regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016896A KR0176155B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 장치의 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003794A KR970003794A (ko) | 1997-01-29 |
| KR0176155B1 true KR0176155B1 (ko) | 1999-04-15 |
Family
ID=19417893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950016896A KR0176155B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 장치의 소자분리 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5677234A (ko) |
| JP (1) | JPH098023A (ko) |
| KR (1) | KR0176155B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100458851B1 (ko) * | 1997-08-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의소자분리방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2874618B2 (ja) * | 1995-11-22 | 1999-03-24 | 日本電気株式会社 | シリコン半導体基板及びその製造方法 |
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| KR100280107B1 (ko) | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
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| KR100292616B1 (ko) | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
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| KR100338767B1 (ko) | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
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| CN115602537A (zh) * | 2021-07-08 | 2023-01-13 | 长鑫存储技术有限公司（Cn） | 半导体结构及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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1995
- 1995-06-22 KR KR1019950016896A patent/KR0176155B1/ko not_active IP Right Cessation
-
1996
- 1996-06-07 JP JP8168378A patent/JPH098023A/ja active Pending
- 1996-06-18 US US08/665,294 patent/US5677234A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH098023A (ja) | 1997-01-10 |
| US5677234A (en) | 1997-10-14 |
| KR970003794A (ko) | 1997-01-29 |
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|---|---|---|---|
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