KR101079203B1 - 반도체 장치의 게이트 패턴 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 폴리실리콘 전극의 불충분한 도핑 농도 및 폴리 침투 문제를 방지하는 반도체 장치의 게이트 패턴 및 그의 제조 방법을 제공하기 위한 것으로, 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계; 상기 리세스 패턴을 매립하면서 기판 상부로 돌출되는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 선택적으로 식각하여 홈을 형성하는 단계; 상기 홈을 매립하는 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극 및 게이트 절연막 상에 전극용 금속층을 형성하는 단계; 및 상기 전극용 금속층 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하고, 상기 리세스 패턴은 상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성하는 것을 특징으로 하여, 산화막과 질화산화막이 적층된 게이트 절연막으로 폴리실리콘전극을 감싸는 구조의 게이트 패턴을 형성하여 단채널 효과를 개선, 프리징 전계 필드 집중(Fringing electric field crowding) 현상을 완화, 트랜스컨덕턴스(Transconductance)의 열화를 방지하는 효과가 있다.
게이트 패턴, 리세스 패턴, 프리징필드

Description

반도체 장치의 게이트 패턴 및 그의 제조 방법{GATE PATTERN IN SEMICONDUCTOR DEVICE AND METHDO FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 게이트 패턴 및 그의 제조 방법에 관한 것이다.
현재 반도체 소자의 게이트 패턴을 형성하기 위한 공정은 다음과 같다.
도 1a 및 도 1b는 종래 기술에 따른 게이트 패턴 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 절연막(11)을 형성한다.
이어서, 게이트 절연막(11) 상에 폴리실리콘막(12)을 형성한다.
이어서, 폴리실리콘막(12) 상에 이온주입을 진행한다. 이온주입은 기판(10)이 NMOS인 경우와 PMOS인 경우를 각각 나누어 N+ 이온 또는 P+이온을 주입하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 폴리실리콘막(12) 상에 전극용 금속막을 형성하 고, 전극용 금속막 상에 하드마스크층을 형성한 후, 패터닝하여 폴리실리콘 전극(12A), 금속전극(13) 및 게이트 하드마스크(14)가 적층된 게이트 패턴(G)를 형성한다.
그러나, 종래 기술에 따른 게이트 패턴 제조 방법으로는 폴리실리콘 전극(12A)에 불충분한 도핑 농도(Doping Concentration) 및 반도체 소자의 축소화에 따른 게이트 절연막(11A)의 지속적인 두께 감소에 따른 도펀트 침투(Dopant Penetration) 및 분리(Segregation) 등이 발생하는 문제점이 있다. 또한, 폴리 공핍(Poly Depletion)에 의한 구동전류(On-current) 열화 및 유효 산화막 두께(Effective Tox) 증가에 따른 트랜스컨덕턴스(Transconductance)의 열화가 발생하는 문제점이 있다.
더욱이, 소자가 축소화됨에 따라서, 숏 채널(Short Channel)의 게이트 에지 프리징 필드(gate edge fringing field) 중첩에 의한 폴리 공핍 효과의 심화가 소자 특성 열화의 중요한 요인이 되고 있다. 따라서, 이러한 게이트 에지 프리징 필드 집중(gate edge fringing field crowding) 현상을 완화하는 기술이 요구 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 폴리실리콘 전극의 불충분한 도핑 농도 및 폴리 침투 문제를 방지하는 반도체 장치의 게이트 패턴 및 그의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계; 상기 리세스 패턴을 매립하면서 기판 상부로 돌출되는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 선택적으로 식각하여 홈을 형성하는 단계; 상기 홈을 매립하는 폴리실리콘전극을 형성하는 단계; 상기 폴리실리콘전극 및 게이트 절연막 상에 전극용 금속층을 형성하는 단계; 및 상기 전극용 금속층 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하고, 상기 리세스 패턴은 상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성되는 것을 특징으로 한다.
특히, 상기 홈을 형성하는 단계는, 상기 게이트 절연막의 돌출영역이 상기 게이트 패턴의 에지부에 사각형태의 둘레로 잔류하도록 식각하는 것을 특징으로 한다.
또한, 상기 게이트 절연막은, 산화막과 산화질화막의 적층구조이며, 상기 산화질화막은 상기 산화막을 일부두께 질화시켜 형성하는 것을 특징으로 한다.
또한, 상기 전극용 금속층은 텅스텐인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 게이트 패턴은 리세스 패턴을 포함하는 기판; 상기 기판 상에 리세스 패턴을 매립하고 기판 상부로 돌출되면서 가운데 홈을 갖는 게이트 절연막; 상기 홈에 매립된 폴리실리콘전극; 상기 폴리실리콘전극 및 게이트 절연막 상에 형성된 금속전극을 포함하는 것을 특징으로 한다.
특히, 상기 리세스 패턴은, 상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성되고, 상기 게이트 절연막은 돌출영역이 상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성되는 것을 특징으로 하며, 상기 게이트 절연막은 산화막과 산화질화막의 적층구조인 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치의 게이트 패턴 및 그의 제조 방법은 산화막과 질화산화막이 적층된 게이트 절연막으로 폴리실리콘전극을 감싸는 구조의 게이트 패턴을 형성하여 단채널 효과를 개선하는 효과가 있다.
또한, 게이트 에지부분에서 발생할 수 있는 프리징 전계 필드 집중(Fringing electric field crowding) 현상을 완화하며, 트랜스컨덕턴스(Transconductance)의 열화 역시 방지하는 효과가 있다.
또한, 메인 채널(Main channel)을 게이트 절연막으로 감싸 소스/드레인 이온주입시 내확산 배리어(Inter diffusion barrier)로 사용함으로써, 소자의 문턱 변 이(Vt variation)를 개선하고, 채널 에지에서의 필드(field)를 완화하여 좁은 폭/단채널 효과(Narrow width/short channel effect)를 개선하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 게이트 패턴을 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 기판(20)에 리세스 패턴(21)이 형성되고, 리세스 패턴(21)을 매립하면서 기판(20) 상부로 돌출되어 리세스 패턴(21)이 형성된 영역 즉, 게이트 에지부에 형성되어 폴리실리콘전극(26)을 감싸는 형태의 게이트 절연막이 형성된다. 게이트 절연막은 제1 및 제2산화막(22, 23)과 산화질화막(25)의 적층구조를 갖고 형성된다.
그리고, 게이트 절연막 및 게이트 절연막에 의해 감싸진 형태의 폴리실리콘전극(26) 상에 금속전극(27A) 및 게이트 하드마스크(28A)가 적층되어 게이트 패턴(G)이 형성된다.
그리고, 게이트 패턴(G)의 측벽에는 게이트 스페이서(30)가 형성되며, 게이트 패턴(G)의 양쪽 기판에 소스/드레인영역(31)이 형성된다.
위와 같이, 게이트 에지부에 폴리실리콘전극(26)을 감싸는 형태의 게이트 절 연막을 형성함으로써, 게이트 에지부에서 발생할 수 있는 프리징 전계 필드 집중(Fringing electric field crowding) 현상을 완화하며, 트랜스컨덕턴스(Transconductance)의 열화 역시 방지하는 장점이 있다.
또한, 메인 채널(Main channel)을 게이트 절연막으로 감싸 소스/드레인영역(31)의 형성을 위한 이온주입시 내확산 배리어(Inter diffusion barrier)로 사용함으로써, 소자의 문턱접압 변동Vt variation)을개선하고, 채널 에지(Channel edge)에서의 필드(field)를 완화하여 좁은 폭/단 채널 효과(Narrow width/short channel effect)를 개선하는 효과가 있다.
이에 대한 자세한 제조 방법은 이하 도 3a 내지 도 3f에서 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 3a 내지 도 3f는 도 4를 A-A' 방향에서 바라본 단면도이다.
도 3a에 도시된 바와 같이, 기판(20)을 선택적으로 식각하여 리세스 패턴(21)을 형성한다. 이때, 리세스 패턴(21)은 채널 에지(Channel Edge) 부분에 형성된다. 리세스 패턴(21)은 기판(20)의 활성영역(도시생략) 및 소자분리막(도시생략)을 선택적으로 식각하여 리세스 채널(Recess channel) 및 새들핀(Saddle fin) 형태로 형성된다. 즉, 리세스 패턴(21)은 게이트 에지부를 따라 사각형 모양으로 형성된다. 리세스 패턴(21)의 형태는 후속 도 4에서 설명하기로 한다.
게이트 에지부를 따라 사각형 모양으로 형성되는 리세스 패턴(21)은 후속 게이트 패턴이 형성될 예정영역의 양끝 모서리 부분의 활성영역을 식각하여 채널길 이(Channel length)를 늘려 리프레시(refresh) 특성을 개선시키는 리세스 채널과, 소자분리막과 활성영역이 만나는 부분에서 소자분리막이 활성영역보다 낮아지도록 식각하여 채널폭(channel width)이 넓어지는 효과를 갖는 새들 핀으로 작용한다.
따라서, 리세스 패턴(21)에 의해 채널길이 및 폭이 증가되어 단채널효과(Short channel Effect) 및 구동전류(On-current)의 개선이 가능하다.
도 3b에 도시된 바와 같이, 기판(20) 상에 리세스 패턴(21)을 매립하는 제1산화막(22)을 형성한다. 제1산화막(22)은 리세스 패턴(21)이 형성된 게이트 에지영역에 매립되어 후속 소스/드레인 도펀트의 내확산(Inter diffusion) 방지 및 채널 에지(Channel Edge)에서의 전계(field)를 완화시켜 문턱전압 변화(Vt varition) 감소 및 단채널효과(Short channel effect)를 개선하는 역할을 한다.
도 3c에 도시된 바와 같이, 제1산화막(22) 상에 제2산화막(23)을 형성한다. 제2산화막(23)은 후속 게이트전극을 감싸는 역할을 하며, 제1산화막(22) 및 제2산화막(23)을 합한 총 두께는 기판(20) 상부로부터 800Å∼850Å의 두께가 되도록 형성하는 것이 바람직하다. 또한, 제1 및 제2산화막(22, 23)은 동일한 물질로 형성한다.
이어서, 제2산화막(23) 상에 제1마스크패턴(24)을 형성한다. 제1마스크패턴(24)은 제2산화막(23) 상에 감광막을 코팅하고, 노광 및 현상으로 리세스 패턴(21) 사이 영역이 오픈되도록 패터닝하여 형성한다.
도 3d에 도시된 바와 같이, 제1마스크패턴(24, 도 3c 참조)을 식각장벽으로 제2 및 제1산화막(23, 22)을 선택적으로 식각한다. 식각 후 기판(20) 상부에 잔류 하는 제1산화막(22)의 두께는 20Å∼50Å의 두께로 잔류하는 것이 바람직하다. 즉, 후속 게이트 패턴과 기판(20) 사이에 게이트 절연막으로 작용하기 위한 두께로 잔류시킨다.
따라서, 식각된 제1 및 제2산화막(22, 23)에 의해 홈(24)이 제공되며, 홈(24)은 후속 게이트전극이 형성될 영역이다.
이어서, 제1 및 제2산화막(22, 23)에 질화공정을 진행하여 일부두께를 산화질화막(25)으로 바꾼다. 산화막(22)을 산화질화막(25)으로 바꾸기 위한 질화방법은 예컨대, 퍼니스, 플라즈마 질화공정 및 급속 열공정의 그룹 중에서 선택된 어느 한 방법으로 실시할 수 있다.
특히, 플라즈마 질화공정은 N2 및 Ar을 이용한 플라즈마 가스를 사용하여 100℃∼700℃의 온도에서 실시할 수 있다. 또한, 급속 열공정은 NH3가스를 사용하여 600℃∼1000℃의 온도에서 실시할 수 있다.
산화질화막(25)은 후속 폴리실리콘을 이용한 게이트전극 형성시 도펀트가 하부층으로 침투(Penetration) 및 측벽(Side wall)쪽으로의 분리(Segregation)를 막는 역할을 한다. 따라서, 본 발명의 실시예는 제1 및 제2산화막(22, 23)과 산화질화막(25)의 적층구조를 갖는 게이트 절연막이 형성된다.
따라서, 게이트 에지 프리징 필드 집중 현상(게이트 에지 쪽에 폴리실리콘의 공핍이 많이 발생함에 따라 게이트의 최외곽쪽 필드에 전계가 집중되는 현상으로, 누설전류 및 채널길이 감소등의 문제를 발생시킴)의 완화가 가능하다.
도 3e에 도시된 바와 같이, 산화질화막(25) 상에 홈(24)을 매립하는 폴리실리콘전극(26)을 형성한다. 폴리실리콘전극(26)은 홈(24)을 매립하도록 폴리실리콘층을 형성한 후, 산화질화막(25)이 노출되는 타겟으로 평탄화하여 형성한다. 이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행하는 것이 바람직하다.
이이서, 폴리실리콘전극(26) 및 산화질화막(25) 상에 전극용 금속층(27)을 형성한다. 전극용 금속층(27)은 게이트의 금속전극으로 사용하기 위한 것이며, 비저항이 낮은 텅스텐(W)으로 형성하는 것이 바람직하다. 또한, 텅스텐의 확산 방지를 위해 배리어 메탈(Barrier Metal)을 추가로 형성할 수 있다.
이어서, 전극용 금속층(27) 상에 하드마스크층(28)을 형성한다. 하드마스크층(28)은 후속 게이트 전극의 보호 및 게이트 패턴 형성을 위한 패터닝시 하드마스크 역할을 위한 것이다. 따라서, 하드마스크층(28)은 전극용 금속층(27)과 제1 및 제2산화막(22, 23)에 대해 선택비를 갖는 물질로 형성하되, 질화막으로 형성하는 것이 바람직하다.
이어서, 하드마스크층(28) 상에 제2마스크 패턴(29)을 형성한다. 제2마스크 패턴(29)은 하드마스크층(28) 상에 감광막을 코팅하고, 노광 및 현상으로 게이트 패턴 예정영역이 정의되도록 패터닝하여 형성하며, 감광막을 형성하기 전에 노광시 반사방지를 위한 반사방지막 또는 식각 마진 확보를 위한 하드마스크층을 추가로 더 형성할 수 있다.
도 3f에 도시된 바와 같이, 제2마스크 패턴(29, 도 3e 참조)을 식각장벽으로 하드마스크층(28, 도 3e 참조)을 식각하여 게이트 하드마스크(28A)를 형성한다.
이어서, 게이트 하드마스크(28A)를 식각장벽으로 전극용 금속층(27, 도 3e 참조)을 식각하여 금속전극(27A)을 형성한다.
계속해서, 산화질화막(25), 제2 및 제1산화막(22, 23)을 식각하여 기판(20)을 노출시킨다.
따라서, 게이트 절연막에 의해 폴리실리콘전극(26)이 감싸인 형태를 갖는 게이트 패턴(G)이 형성된다. 즉, 게이트 절연막이 채널의 길이 및 폭(Length / width)방향으로 폴리실리콘전극(26)을 감싸는 형태를 갖는다.
이어서, 게이트 패턴의 양측벽을 덮는 게이트 스페이서(30)를 형성한다. 게이트 스페이서(30)는 후속 산화공정에서 금속전극(27A)의 이상산화 등을 방지하기 위한 것으로, 질화막으로 형성하는 것이 바람직하다.
이어서, 이온주입 공정을 진행하여 소스/드레인 영역(30)을 형성한다. 특히, 폴리실리콘전극(26)이 게이트 절연막에 의해 감싸인 형태로 형성되므로, 선택적 산화공정을 생략하는 장점이 있다.
위와 같이, 본 발명의 실시예는 산화막과 질화산화막이 적층된 게이트 절연막이 폴리실리콘전극(26)을 채널의 폭/길이 방향으로 감싸는 구조를 형성하며, 채널 에지부를 게이트 절연막으로 감싸는 구조를 형성함으로써 DIBL(Drain induced barrier lowering) 등의 단채널효과(Short channel effect)를 개선하는 장점이 있다.
또한, 질화공정을 통해 낮은 절연저항(Low dielectric constant)을 갖는 산 화질화막(25)을 포함하는 게이트 절연막으로 폴리실리콘전극(26)을 감싸는 구조를 형성함으로써, 게이트 에지부분에서 발생할 수 있는 프리징 전계 필드 집중(Fringing electric field crowding) 현상을 완화하는 장점이 있다. 이러한, 필드 집중현상의 완화는 게이트 에지부의 폴리 공핍 효과(Poly depletion effect)를 완화화는 효과가 있으며, 이에 따라 소자의 구동전류(On-current) 열화 방지 및 폴리 공핍에 의한 유효 산화막 두께(effective Tox)의 증가로 발생하는 트랜스컨덕턴스(Transconductance)의 열화 역시 방지하는 장점이 있다.
또한, 메인 채널(Main channel)을 게이트 절연막으로 감싸 소스/드레인 이온주입시 내확산 배리어(Inter diffusion barrier)로 사용함으로써, 소자의 문턱 변이(Vt variation)를 개선하고, 채널 에지에서의 필드(field)를 완화하여 좁은 폭/단채널 효과(Narrow width/short channel effect)를 개선하는 장점이 있다.
도 4는 본 발명의 실시예에 따른 게이트 절연막 및 폴리실리콘전극의 위치를 설명하기 위한 평면도이다.
도 4를 참조하면, 기판(20) 상에 형성된 게이트 패턴(G)의 에지부를 따라 게이트 절연막(22, 설명의 편의를 위해 도면부호 23, 25는 생략)이 형성되며, 게이트 절연막(22)에 폴리실리콘전극(26)이 섬형태로 감싸인 형태를 갖는 것을 알 수 있다. 특히, 도 3a에서의 리세스는 게이트 절연막(22)과 동일한 영역 즉, 게이트 패턴(G)의 에지부에 형성된다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 게이트 패턴 제조 방법을 설명하기 위한 공정 단면도,
도 2는 본 발명의 실시예에 따른 트랜지스터를 설명하기 위한 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 4는 본 발명의 실시예에 따른 게이트 절연막 및 폴리실리콘전극의 위치를 설명하기 위한 평면도.
* 도면의 주요한 부분에 대한 부호의 설명
20 : 기판 21 : 리세스
22 : 제1산화막 23 : 제2산화막
24 : 홈 25 : 산화질화막
26 : 폴리실리콘전극 27A : 금속전극
28A : 게이트 하드마스크

Claims (10)

  1. 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계;
    상기 리세스 패턴을 매립하면서 기판 상부로 돌출되는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 선택적으로 식각하여 홈을 형성하는 단계;
    상기 홈을 매립하는 폴리실리콘전극을 형성하는 단계;
    상기 폴리실리콘전극 및 게이트 절연막 상에 전극용 금속층을 형성하는 단계; 및
    상기 전극용 금속층 및 게이트 절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하고,
    상기 리세스 패턴은 상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성되는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 게이트 절연막의 돌출영역이 상기 게이트 패턴의 에지부에 사각형태의 둘레로 잔류하도록 식각하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 절연막은,
    산화막과 산화질화막의 적층구조인 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 산화질화막은 상기 산화막을 일부두께 질화시켜 형성하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 전극용 금속층은 텅스텐인 반도체 장치 제조 방법.
  6. 리세스 패턴을 포함하는 기판;
    상기 기판 상에 리세스 패턴을 매립하고 기판 상부로 돌출되면서 가운데 홈을 갖는 게이트 절연막;
    상기 홈에 매립된 폴리실리콘전극; 및
    상기 폴리실리콘전극 및 게이트 절연막 상에 형성된 금속전극
    을 포함하는 반도체 장치의 게이트 패턴.
  7. 제6항에 있어서,
    상기 리세스 패턴은,
    상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성되는 반도체 장치의 게이트 패턴.
  8. 제6항에 있어서,
    상기 게이트 절연막은 돌출영역이 상기 게이트 패턴의 에지부에 사각형태의 둘레로 형성되는 반도체 장치의 게이트 패턴.
  9. 제6항에 있어서,
    상기 게이트 절연막은 산화막과 산화질화막의 적층구조인 반도체 장치의 게이트 패턴.
  10. 제6항에 있어서,
    상기 금속전극 상에 형성된 게이트 하드마스크; 및
    상기 게이트 하드마스크, 금속전극 및 게이트 절연막의 측벽에 형성된 게이트 스페이서
    를 더 포함하는 반도체 소자의 게이트 패턴.
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