CN103633029A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构的制造方法，该方法包括：一种半导体结构的制造方法，包括：a）在衬底上形成在一方向上延伸的栅极线；b）形成覆盖半导体结构的光刻胶层，对该光刻胶层构图形成跨所述栅极线的开口；c）通过所述开口将离子注入所述栅极线中，使所述栅极线在开口处绝缘。本发明在形成电隔离的栅极时，保留了完整的栅极线，在接下来形成介质层的过程中不会导致现有技术中的缺陷，保证了半导体器件的质量。此外本发明还提供了一种根据本发明提供的方法形成的半导体结构。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，在半导体结构的制造过程中，光刻技术面临了更高的要求和挑战。特别是在静态随机访问存储器芯片的制造中，为了形成半导体结构中的栅极，通常采用线条成形和切断（line-and-cut）双重图形化技术。下面结合图1至图4说明现有技术中这种技术的应用。
图1示出了现有的line-and-cut技术形成栅极的半导体结构的一部分。如图1所示，首先在其上形成了栅极材料层的衬底10上覆盖光刻胶层11，并使用掩模对光刻胶层11进行曝光并显影以对光刻胶层11进行构图，绘制出与将要形成的栅极线图案对应的线形图案。接下来对栅极层进行刻蚀形成栅极线12（图1中形成的结构是已经对栅极层进行刻蚀后形成的结构）。参考图2，图2是图1示出的半导体结构沿A-A方向的剖视图，栅极线12排列于衬底10之上，栅极线上平面覆盖光刻胶层11。接下来，参考图3，利用切断掩模进行再次曝光，在光刻胶层11上形成开口13，开口13暴露了栅极线12。通过开口13刻蚀栅极线12，可以将栅极线12截断。参考图4，已移除光刻胶层11，通过开口13刻蚀栅极线12后，除去光刻胶层11，栅极线12的一部分被移除，形成切口16，而栅极线12被切口16截断为电隔离的栅极，例如图4中电隔离的栅极14和栅极15。
上述的现有技术工艺存在以下问题：首先，上述工艺对光刻技术的要求很高，需要非常精确的尖端到尖端间距。特别是随着向更小的器件发展这种栅极线条构图的方式将非常困难。特别是切断掩模的制备将会非常困难。另外，上述技术在替代栅和高k介质工艺中的使用会更为复杂。对于22nm技术节点以下可能需要侧墙双重构图。
此外，在后续的工艺中，通常要在所述电隔离的栅极两侧形成环绕所述栅极的侧墙，由于栅极之间存在切口16，在形成侧墙时，侧墙材料一方面沉积在所述栅极的两侧，另一方面也会进入切口16内。由于切口16非常狭窄，因此侧墙材料在切口中容易形成空洞等缺陷，不利于半导体器件的后续加工，特别是后续形成金属塞时容易在此短路，另外如果栅极是伪栅极的话则在后续形成替代栅时此空洞也使栅极之间发生短路等问题。这降低了由于半导体器件的性能和稳定性。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以避免在形成半导体结构的栅极时出现缺陷，从而有利于该半导体器件的进一步后续加工。
一方面，本发明提供了一种半导体结构的制造方法，该方法包括：
a）在衬底上形成在一方向上延伸的栅极线；
b）形成覆盖半导体结构的光刻胶层，对该光刻胶层构图形成跨所述栅极线的开口；
c）通过所述开口将离子注入所述栅极线中，使所述栅极线在开口处绝缘。
相应地，本发明还提供了一种半导体结构，该半导体结构包括：
衬底；
在一方向上延伸的栅极线，形成在所述衬底之上，栅极线的两侧形成有侧墙；
绝缘区，在所述方向上将栅极线与相邻的栅极线隔离，其中所述绝缘区的材料不同于所述侧墙的材料。
本发明提供的半导体结构及其制造方法与现有的line-and-cut双重图形化技术相比，并不在栅极线上形成切口，而是采用离子注入的方法在栅长的方向上形成绝缘层，以形成电隔离的栅极，实质上并未物理切断所述栅极线，而保留了完整的栅极线。这样的处理不会形成现有技术中的缺陷，方便后续加工，保证了半导体器件的质量。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1至图4是现有技术中形成半导体结构的栅极的过程中该半导体结构在各个阶段的俯视结构示意图；
图5是根据本发明提供的方法的一种具体实施方式的流程图；
图6至图22是根据本发明的一个具体实施方式按照图5示出的流程制造半导体结构过程中该半导体结构各个制造阶段的各结构示意图；
图23至图25是根据本发明的另一个具体实施方式在形成侧墙和源/漏区过程中该半导体结构各个制造阶段的各结构示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，且并未按照实际比例绘制，此外在实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
下文中将结合本发明提供的半导体结构的制造方法对本发明的优选实施方式进行说明。
请参考图5，图5是根据本发明提供的方法的一种具体实施方式的流程图，该方法包括：
步骤S101，在衬底上形成在一方向上延伸的栅极线；
步骤S102，形成覆盖半导体结构的光刻胶层，对该光刻胶层构图形成跨所述栅极线的开口；
可选的步骤S103，通过在开口内形成自组装共聚物，将所述开口缩小；
步骤S104，通过所述开口将离子注入所述栅极线中，使所述栅极线在开口处绝缘。
先参考图6至图9，执行步骤S101，在衬底100上形成在一方向上延伸的栅极线210。图6至图9是根据本发明的半导体结构的制造方法形成栅极线210过程中该半导体结构的各向结构示意图。首先参考图6，在衬底100上形成栅极堆叠层200和光刻胶层201。其中，衬底100可以包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内，根据设计需要，衬底100可以选用体硅，也可以选用绝缘体上硅（SOI）。衬底上可以预先形成有浅沟槽隔离结构，浅沟槽隔离结构将衬底表面分为独立的有源区。
光刻胶层201的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料，当然也可以根据具体的制造需要选择合适的材料。
在一方向（图8中为进出纸面的方向）上延伸的栅极线210是对栅极堆叠层200上的光刻胶构图并进行刻蚀后所得。首先利用掩模对光刻胶层300进行曝光并显影以露出栅极堆叠层200，以绘制出与将要形成的栅极线210的图案对应的线形图案，如图7所示。然后进一步对栅极堆叠层200进行刻蚀以形成栅极线210，再移除光刻胶层201，如图8所示。由于形成的栅极线210是栅极堆叠，该栅极堆叠包括栅极介质层和所述栅极介质层上的栅极材料层叠加的结构，所述栅极介质层在该栅极堆叠中处于紧邻衬底100的底层，通常栅极介质层的材料可以是热氧化层，包括氧化硅或氮氧化硅，也可为高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度在1nm~4nm之间；栅极材料层可以是Poly-Si、Ti、Co、Ni、Al、W、合金、金属硅化物或其组合。在一些实施例中，栅极材料层是多层结构，例如由栅金属层和栅电极层叠加而成，其中；栅金属层的材料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTa中的一种或其组合，其厚度在5nm~20nm之间，栅电极层203的材料可以选用Poly-Si，其厚度在20nm~80nm之间。可选地，该栅极堆叠还可以包括至少一层覆盖所述栅极材料层的介质层，以保护其下的栅极堆叠的其他结构。参考图9，图8示出的半导体结构示意图是图9示出的半导体结构的俯视图沿B-B方向的剖视结构示意图。图9中可见栅极线210是在上下的方向上延伸并等间距平行排列。其他实施例中，栅极线的尺寸、延伸方向和彼此之间的间距可以由半导体器件的设计需要所决定。
参考图10，对栅极堆叠层200构图形成栅极线210之后，会露出下方的有源区110和浅沟槽隔离结构120。可选地，此时可以在有源区110中形成源/漏区。形成源漏区可以包括首先在栅极线的两侧形成源/漏延伸区，之后可以在栅极线的侧壁上形成侧墙，最后在侧墙的两侧形成源漏区。形成源/漏延伸区、侧墙和源/漏区的方法在本领域是公知技术，在此不再赘述。
在本实施例中，此处暂时不形成源漏区和侧墙，下文按此进行描述。
下一步请参考图11和图12，执行步骤S102，形成覆盖半导体结构的光刻胶层300，对该光刻胶层300构图形成跨所述栅极线的开口310。
一般地，光刻胶层300材料可以是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料。如图11所示，光刻胶层300形成于整个半导体结构之上，即覆盖了栅极线210和其两侧的衬底100。需要说明的是，上述“覆盖”的含义是：在一些实施例中，光刻胶层300直接覆盖栅极线210和其两侧的衬底100；在另一些实施例中，根据制造需求，已形成了覆盖栅极线210和其两侧的衬底100的其他结构，例如外延应变层，因此光刻胶层300直接覆盖该外延应变层。因此光刻胶层300与栅极线210和衬底100之间可能存在其他一些结构，只需满足光刻胶层300处于栅极线210和衬底100之上供构图所用即可。
参考图12，在光刻胶层300上形成跨栅极线的开口310。在光刻胶层300直接覆盖栅极线的实施例中，开口310暴露栅极线210。本实施例中，图12示出的开口310暴露了多条栅极线210，使后续加工中该多条栅极线210截断的位置处于同一直线上，在其他一些实施例中，开口310可只暴露一条栅极线210，图12示出的开口310的位置只是示例性的。优选地，若衬底100中已经具有浅沟槽隔离结构120，在满足设计要求的情况下，通常将开口310形成于所述浅沟槽隔离结构120的上方，这样的布置有助于节约面积，提高集成度。此外，沿栅宽方向上，使开口310的相对两壁之间的距离小于50nm，这样也有助于节约面积，提高集成度。
此处，可选的，执行步骤S103，通过在开口内形成自组装共聚物，将所述开口缩小。
由于下一步需要对开口310进行处理，为了更清楚地进行说明技术方案，请参考图13，图13是图12中示出的区域400中开口310的局部放大图，其中，W1代表了开口310在沿栅宽方向上的相对两壁之间的距离。在光刻制版过程中，受技术水平的影响，开口310的尺寸受限，例如有30nm≤W1≤50nm。
参考图14，图14是在图13示出的开口310的内壁形成增加层320后的结构示意图。前文中提到，优选地，光刻层300的材料选用光刻胶，因此开口310的内壁的材料也是光刻胶，可以在开口310的内壁的光刻胶上生长一种自组装共聚物材料，而生长出来的该自组装共聚物形成增加层320，即增加层320是自组装共聚物层320。所述自组装共聚物材料在光刻胶层上生长的说明可以参考名为《Self-Assembling Materials for Lithographic Patterning:Overview，Status and Moving Forward》的论文，该论文发表在国际光学工程学会（SPIE）的7637期《Alternative Lithographic Technologies II》之上。该论文中关于所述自组装共聚物的部分详细说明了这种自组装共聚物材料如何在光刻胶上生长。根据该自组装共聚物的特性，暴露的光刻胶上都会生长出该自组装共聚物，由于简便起见图14中只在开口310的内壁这个关键位置绘出了生长出来的自组装共聚物，以说明其在开口310内的位置关系。
在开口310的内壁形成自组装共聚物层320后，由于自组装共聚物层320具有一定厚度，因此在栅宽方向上开口310相对两壁之间的距离变为W2，W2<W1。通常W2小于30nm，例如10nm。因此，开口310的内壁覆盖了自组装共聚物层320后，在栅宽方向上开口310相对两壁之间的距离进一步减小。
参考图15，开口310的内壁覆盖自组装共聚物层320，因此暴露的栅极线210的面积相比自组装共聚物层320未形成之前更小。通过在光刻胶层的开口的内壁上形成增加层，减小了在栅宽方向上所述开口相对两壁之间的距离，即减小了同一直线上相邻电隔离的栅极的端部之间的距离，因此节约了面积，提高了半导体器件的集成度。
本发明的实施例中，也可以不执行步骤S103，下文以此为例作为说明。
接下来参考图16至图19，执行步骤S104，通过开口310将离子注入栅极线210中，使所述栅极线210在开口310处绝缘。通过开口310进行离子注入，使暴露的栅极线210发生反应以形成绝缘层230，该绝缘层230沿栅长方向截断栅极线210，使栅极线210形成电隔离的栅极。首先参考图16，通过开口310进行离子注入，该离子注入通常是氧离子注入，使用氧离子注入可以使暴露的栅极线210受到氧化，栅极线210受到氧化生成的氧化物是绝缘的。请参考图17，经过离子注入处理后，绝缘层230已经形成，以氧离子注入为例，绝缘层230是由暴露的栅极线210与所述氧离子反应生成的氧化物构成，例如氧化硅、金属氧化物等（根据所述栅极堆叠的材料决定）。参考图18，形成绝缘层230后可移除光刻胶层300以便于进行后续加工，绝缘层230沿栅长方向截断栅极线210，使栅极线210形成电隔离的栅极，例如图18中电隔离的栅极211和栅极212。需要说明是，在本实施例中开口310不仅暴露了多条栅极线210，还暴露了部分衬底100。但是因为开口的位置一般处于浅沟槽隔离结构之上，因此注入的氧离子不会氧化有源区。为了进一步说明绝缘层230形成的位置，请参考图19，图19是图18示出的半导体结构沿C-C方向的剖视结构示意图，根据氧离子注入的特性，可以利用电场控制氧离子的能量，使暴露的栅极线210从外表面至中心被全部氧化，以形成绝缘层230。从图19中可知，绝缘层230处于栅极线210的截面上，并完全将原有完整的一条栅极线210电隔离为两段，即本来导电的栅极线210由于氧离子氧化了暴露的部分而断路，但是保留了完整的栅极线210的形状，并不需要破坏栅极线210的物理外形，也不形成物理意义上的切口，这是与现有技术的不同之处。
在形成绝缘层230后，可以对该半导体结构进行后续加工，如图20所示，在栅极线210两侧形成围绕栅极线210的侧墙220，侧墙220可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙220可以具有多层结构。侧墙220可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。图20是图21示出的半导体结构沿D-D方向的剖视结构示意图，参考图21，其中侧墙220形成在栅极线210的两侧，即栅极211或栅极212的两侧，以保护栅极。在形成侧墙之前可以先在栅极两侧形成源漏延伸区。形成侧墙之后可以在侧墙之外形成源漏区，在此不在赘述。
此外根据半导体结构的设计需要，在形成侧墙220后，可以形成至少一层覆盖栅极线210、侧墙220和衬底100的应变层400，该应变层用于增加应力以提升半导体器件的性能，如图22所示。
可选地，可以先形成侧墙220和至少一层应变层400，再形成绝缘层230。即形成绝缘层230的步骤可以最后执行。参考前述的具体实施方式，先形成如图10所示的栅极线210组成的图形，然后形成图23所示的半导体结构，即先在栅极线210两侧形成源漏延伸区、侧墙220和源漏区。图24是图23示出的半导体结构沿E-E方向的剖视结构示意图，下一步可以形成至少一层覆盖栅极线210、侧墙220和衬底100的应变层400，如图25所示。然后进行形成绝缘层230的工艺步骤。本具体实施方中，侧墙220和应变层400的形成方法均可参考前述具体实施方式中相关部分的描述，形成绝缘层230的方法也可以参考前述具体实施方式，需要指出的是，由于本具体实施方式中应变层400覆盖栅极线210，因此一些实施例中，在光刻胶层300上形成的开口310暴露了栅极线210应变层400。相应地，需要调整氧离子注入的能量和剂量，使其穿过应变层400并完全氧化其下的栅极线210。
本发明的技术方案中，形成绝缘层230的步骤可以在侧墙220形成后执行，可以在侧墙220和应变层400都形成后执行（通常地，应变层400在侧墙220形成后才形成），也可以在侧墙220和应变层400形成前执行，因此在制造步骤上自由度高，可以编排为多种制造流程。但是需要指出的是，形成绝缘层230（即形成电隔离的栅极）的步骤应该在形成与源/漏区接触的接触塞之前。
无论是上述哪一种根据本发明提供的制造方法形成半导体结构的流程，在形成绝缘层230后可以包括如下步骤：形成至少一层覆盖所述栅极线、侧墙和源/漏区的介质层（若该半导体结构已形成应变层400，则所述至少一层介质层覆盖应变层400），嵌于该至少一层介质层中的接触塞与源/漏区100，和/或所述栅极电连接。所述至少一层介质层可以通过化学气相沉积（Chemicalvapor deposition，CVD）、高密度等离子体CVD或其他合适的方法形成在衬底100上，其材料包括SiO2、碳掺杂SiO2、BPSG（硼磷硅玻璃）、PSG（磷硅玻璃）、USG（无掺杂硅玻璃）、氮氧化硅、低k材料或其组合。所述接触塞的材料可以是W、Al、TiAl合金中任一种或其组合。
本发明提供的半导体结构及其制造方法与现有的line-and-cut双重图形化技术相比，并不在栅极线上形成切口，而是采用离子注入的方法在栅长的方向上形成绝缘层，以形成电隔离的栅极，并不需要破坏栅极线210的物理外形，也不形成物理意义上的切口，而保留了完整的栅极线210。在接下来形成介质层的过程中，本发明的处理不会导致现有技术中的缺陷，方便后续加工，保证了半导体器件的质量。此外，形成绝缘层230不受形成侧墙220和应变层400限制，因此在制造步骤上自由度高，可以编排为多种制造流程，可以满足更多的应用场景。
下面阐述本发明提供的半导体结构的优选结构，请参考图20和图21，图21是本发明提供的半导体结构的一种具体实施方式的俯视结构示意图，在该优选实施方式中，半导体结构包括：
衬底100；
在一方向上延伸的栅极线210，形成在所述衬底之上，栅极线的两侧形成有侧墙220；
绝缘区230，在所述方向上将栅极线210与相邻的栅极线210隔离，其中所述绝缘区230的材料不同于所述侧墙220的材料。
其中，衬底100包括硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。衬底100上可以形成有浅沟槽隔离结构120，浅沟槽隔离结构120将衬底100表面分为独立的有源区110。
栅极线210是栅极堆叠，该栅极堆叠包括栅极介质层和所述栅极介质层上的栅极材料层叠加的结构，所述栅极介质层在该栅极堆叠中处于紧邻衬底100的底层，通常栅极介质层的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度在1nm~4nm之间；栅极材料层可以是Poly-Si、Ti、Co、Ni、Al、W、合金、金属硅化物或其组合。在一些实施例中，栅极材料层是多层结构，例如由栅金属层和栅电极层叠加而成，其中；栅金属层的材料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTa中的一种或其组合，其厚度在5nm~20nm之间，栅电极层203的材料可以选用Poly-Si，其厚度在20nm~80nm之间。可选地，该栅极堆叠还可以包括至少一层覆盖所述栅极材料层的介质层，以保护其下的栅极堆叠的其他结构。栅极线的尺寸和彼此之间的间距由半导体器件的设计需要所决定，一般地，栅极线平行排列。
此外，侧墙220形成在所述栅极线的两侧，并围绕所述栅极线。侧墙220可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙220可以具有多层结构。侧墙220可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。源/漏区可以形成在衬底100的有源区120中，通常地，源/漏区形成在栅极线210形成之后。
绝缘层230沿栅长方向截断栅极线210，使栅极线210形成电隔离的栅极，例如栅极211和栅极212等。栅极211和栅极212处于同一栅极线210上，两者被绝缘层230断路而形成电隔离。通常绝缘层230的材料是形成的所述栅极堆叠的材料（即栅极线的材料）的氧化物，例如氧化硅、金属氧化物等绝缘材料，其不同于侧墙220的材料。这与现有技术中依靠侧墙材料来隔离相邻栅极的末端不同。优选地，绝缘层230形成在浅沟槽隔离结构120的上方，这样有助于节省面积，提高集成度。沿栅宽方向上，绝缘层230的厚度小于50nm，例如10nm。
由于形成绝缘层230是采用的是离子注入方法，例如注入氧离子。
为了进一步说明绝缘层的结构，请参考图20，图20是图21示出的半导体结构沿D-D方向的剖视结构示意图，如图所示，栅极线210被绝缘层230所截断形成电隔离。
可选地，如图22所示，该半导体结构还包括至少一层应变层400，应变层400覆盖覆盖栅极线210、侧墙220和源/漏区，用于提供应力以提升半导体器件的性能。
可选地，该半导体结构还包括至少一层覆盖所述栅极线、侧墙和源/漏区的介质层（若该半导体结构已形成应变层400，则所述至少一层介质层覆盖应变层400），嵌于该至少一层介质层中的接触塞与源/漏区100，和/或所述栅极电连接。所述至少一层介质层的材料包括SiO2、碳掺杂SiO2、BPSG（硼磷硅玻璃）、PSG（磷硅玻璃）、USG（无掺杂硅玻璃）、氮氧化硅、低k材料或其组合。所述接触塞的材料可以是W、Al、TiAl合金中任一种或其组合。
需要说明的是，在同一个半导体器件中可以包括上述具体实施方式提供的半导体结构，也可以包括其他半导体结构。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (11)

1.一种半导体结构的制造方法，包括：
a）在衬底上形成在一方向上延伸的栅极线；
b）形成覆盖半导体结构的光刻胶层，对该光刻胶层构图形成跨所述栅极线的开口；
c）通过所述开口将离子注入所述栅极线中，使所述栅极线在开口处绝缘。
2.根据权利要求1所述的方法，其中步骤a）还包括，在栅极线两侧形成侧墙。
3.根据权利要求1所述的方法，其中在执行步骤c）之前通过在开口内形成自组装共聚物，将所述开口缩小。
4.根据权利要求1所述的方法，其中
所述离子注入是氧离子注入。
5.根据权利要求1所述的方法，其中：
所述开口位于衬底中的浅沟槽隔离的上方。
6.根据权利要求1所述的方法，其中，在步骤b）执行前该方法还包括：
d）在所述栅极线的两侧形成侧墙。
7.根据权利要求2所述的方法，其特征在于，在步骤d）执行后，步骤b）执行前，该方法还包括：
e）形成至少一层覆盖所述栅极线和侧墙的应变层。
8.一种半导体结构，包括：
衬底；
在一方向上延伸的栅极线，形成在所述衬底之上，栅极线的两侧形成有侧墙；
绝缘区，在所述方向上将栅极线与相邻的栅极线隔离，其中所述绝缘区的材料不同于所述侧墙的材料。
9.根据权利要求8所述的半导体结构，其中：
所述绝缘区的材料是氧化物。
10.根据权利要求8所述的半导体结构，其中：
所述绝缘区形成在浅沟槽隔离结构之上。
11.根据权利要求8所述的半导体结构，其中：
所述绝缘区在所述方向上的厚度小于20nm。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818623B2 (en) 2016-03-22 2017-11-14 Globalfoundries Inc. Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit
US9818641B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US9818640B1 (en) * 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US9852986B1 (en) 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US9812351B1 (en) 2016-12-15 2017-11-07 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned continuity cuts
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
CN101170126A (zh) * 2006-10-25 2008-04-30 国际商业机器公司 半导体结构及其制造方法
CN102347277A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 半导体器件结构及其制作方法
CN102629628A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 一种tft阵列基板及其制造方法和液晶显示器
CN102881634A (zh) * 2011-07-15 2013-01-16 中国科学院微电子研究所 半导体器件结构及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6458695B1 (en) * 2001-10-18 2002-10-01 Chartered Semiconductor Manufacturing Ltd. Methods to form dual metal gates by incorporating metals and their conductive oxides
US6838345B2 (en) * 2002-12-23 2005-01-04 Macronix International Co., Ltd. SiN ROM and method of fabricating the same
US7605081B2 (en) * 2006-06-19 2009-10-20 International Business Machines Corporation Sub-lithographic feature patterning using self-aligned self-assembly polymers
US7964107B2 (en) * 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
US8097175B2 (en) * 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US7959975B2 (en) * 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US8404124B2 (en) * 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
US8999492B2 (en) * 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8071467B2 (en) * 2010-04-07 2011-12-06 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuits
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
US8696918B2 (en) * 2010-05-05 2014-04-15 Micron Technology, Inc. Methods of utilizing block copolymer to form patterns
CN102347234B (zh) * 2010-07-29 2013-09-18 中国科学院微电子研究所 半导体器件结构及其制造方法
US9711612B2 (en) * 2010-07-30 2017-07-18 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device structure and method for fabricating the same
CN102376551B (zh) * 2010-08-19 2015-12-16 中国科学院微电子研究所 半导体器件结构的制造方法及其结构
US9285676B2 (en) * 2011-06-23 2016-03-15 Asml Netherlands B.V. Self-assemblable polymer and method for use in lithography
US9293377B2 (en) * 2011-07-15 2016-03-22 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device structure and method for manufacturing the same
CN102956457B (zh) * 2011-08-22 2015-08-12 中国科学院微电子研究所 半导体器件结构及其制作方法、及半导体鳍制作方法
WO2013152928A1 (en) * 2012-04-13 2013-10-17 Asml Netherlands B.V. Methods of providing patterned epitaxy templates for self-assemblable block copolymers for use in device lithography

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
CN101170126A (zh) * 2006-10-25 2008-04-30 国际商业机器公司 半导体结构及其制造方法
CN102347277A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 半导体器件结构及其制作方法
CN102881634A (zh) * 2011-07-15 2013-01-16 中国科学院微电子研究所 半导体器件结构及其制作方法
CN102629628A (zh) * 2011-09-29 2012-08-08 京东方科技集团股份有限公司 一种tft阵列基板及其制造方法和液晶显示器

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Publication number Publication date
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CN103633029B (zh) 2016-11-23
US20150243654A1 (en) 2015-08-27

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