JP2006121074A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2006121074A
JP2006121074A JP2005298176A JP2005298176A JP2006121074A JP 2006121074 A JP2006121074 A JP 2006121074A JP 2005298176 A JP2005298176 A JP 2005298176A JP 2005298176 A JP2005298176 A JP 2005298176A JP 2006121074 A JP2006121074 A JP 2006121074A
Authority
JP
Japan
Prior art keywords
semiconductor
pattern
forming
semiconductor pattern
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005298176A
Other languages
English (en)
Inventor
Shigenobu Maeda
前田　茂伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006121074A publication Critical patent/JP2006121074A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】半導体素子及びその製造方法を提供する。
【解決手段】ここに開示される半導体素子は活性領域を限定する第１半導体パターンと、前記第１半導体パターン上に離隔されて配置された第２半導体パターンと、前記第２半導体パターンと離されて、これらの間の第１半導体パターン上に配置され絶縁されたゲート電極と、前記絶縁されたゲート電極及び前記第２半導体パターンの間の隙間を満たす応力発生パターンとを含む。前記応力発生パターンは前記ゲート電極の下部の第１半導体パターンに定義されるチャンネル領域に応力を加えて、これによってキャリアの移動度を増加させることができる。
【選択図】図４Ｇ

Description

本発明は半導体素子及びその製造方法に係り、さらに詳細にはＭＯＳ電界効果トランジスタ及びその製造方法に関する。
ＭＯＳ電界効果トランジスタＭＯＳＦＥＴは半導体集積回路工程に広く使われる重要な素子のうちの一つとして、基板に形成されたソース領域及びドレイン領域、そしてこれら領域の間に定義されたチャンネル上に形成されたゲート電極を含む。ゲート電極はゲート絶縁膜によってチャンネルと絶縁される。ＭＯＳ電界効果トランジスタが動作するとき、適切なバイアス電圧をゲート電極に印加することによって電場が生成される。電場はゲート電極の下のチャンネル形成を制御するのに使われる。ソース領域及びドレイン領域にも適切なバイアス電圧が印加されてチャンネル領域を横切って電場が発生されて、これはキャリア移動を制御する。例えば、チャンネルが形成されれば（オンされれば）、ソース領域からドレイン領域に電子が流れる。しかし、チャンネルが形成されなければ（オフされれば）、電子がソース領域及びドレイン領域の間に流れない。このようなチャンネルのオン及びオフ状態に応じて集積回路の連結または断絶が制御される。
チャンネル領域を横切るキャリア（電子または正孔）の速力または速度ｖは下の数式１のように記述される。
［数式１］
ｖ＝μＥ
ここで、Ｅはチャンネル領域を横切る電場を示し、μはキャリアの移動度を示す。
電場Ｅは一般的に一定の値を有するので、素子の速度を向上させるためには移動度μを増加させることが必要である。
キャリアの移動度を増加させるための方法として、バンドギャップ（ｂａｎｄｇａｐ）を変化させる方法が知られている。
第１の方法は、緩和された（ｒｅｌａｘｅｄ）シリコン−ゲルマニウム層上にシリコン層を形成することである。この方法は、シリコン基板上にシリコン−ゲルマニウム層をエピタキシャル方法を利用して成長させて、シリコン−ゲルマニウムエピタキシャル層上にシリコン層をエピタキシャル方法を利用して成長させることを含む。シリコンエピタキシャル層は大きい格子定数を有するシリコン−ゲルマニウムエピタキシャル層によって緊張（ｓｔｒａｉｎｅｄ）させられ、これはバンドギャップを変化させて、結局キャリアの移動度が増加するようになる。このような方法は、シリコン−ゲルマニウムエピタキシャル層を緩和させることを要し、このために多くの努力が試みられている。
しかし、この方法は緊張されたシリコン−ゲルマニウム層の形成、緊張させられたシリコン−ゲルマニウム層の緩和及びシリコン層の形成という様々な工程を要し、これは収率の低下につながる。
第２の方法は、チャンネル領域に物理的な応力（ｓｔｒｅｓｓ）を加えてチャンネル領域のバンドギャップを変化させることである。非特許文献１に、このような方法を開示した。図１は、このような方法を利用して形成されたＭＯＳ電界効果トランジスタを概略的に示す。図２は半導体素子に対する平面図である。図１及び図２で、参照番号１１はシリコン基板を、参照番号１２は活性領域を、参照番号１３は素子分離膜を、参照番号１５はゲート絶縁膜を、参照番号１７はゲート電極を、参照番号１９はシリコン−ゲルマニウム層を、参照番号２１はゲートスペーサを、参照番号２３はチャンネル領域を示す。まず、図１を参照して、この方法によると、素子分離膜１３、ゲート電極１７及びゲートスペーサ２１を形成した後、ゲートスペーサ２１の両側のソース及びドレイン領域がエッチングされて、エッチングされた領域にシリコン−ゲルマニウム層１９がエピタキシャル方法によって成長する。結局、シリコン−ゲルマニウム層１９はスペーサ２１及び素子分離膜１３によって囲まれる。シリコン−ゲルマニウム単結晶はシリコン単結晶に比べて格子定数が大きくて、チャンネル領域２３は矢印方向に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を受けるようになり、そのバンドギャップが変わる。
ここで、チャンネル領域２３に加えられる圧縮応力の強さは素子分離膜１３からゲートスペーサ２１までの距離ｄ１、すなわちシリコン−ゲルマニウム層の幅Ｄ１に依存する。しかし、この距離ｄ１、Ｄ１は設計規定（ｄｅｓｉｇｎ ｒｕｌｅ）によって多様に変わる。したがって、チャンネル領域に加える圧縮応力の強さを所望する通りに操作（ｅｎｇｉｎｅｅｒ）することが難しい。
図２を参照すると、一つの活性領域１２に三つのＭＯＳ電界効果トランジスタが形成されている。各々のＭＯＳ電界効果トランジスタのチャンネル領域が印加される応力の大きさはシリコン−ゲルマニウム層の幅１９ａ〜１９ｄに依存する。ところが、設計規定にしたがって、ゲートスペーサ２１から素子分離領域１３の間の距離ｄ４、ｄ７、または隣接したゲートスペーサ２１の間の距離Ｄ５、Ｄ６は互いに異なるように形成されることができる。結果的に各ＭＯＳ電界効果トランジスタのチャンネル領域に互いに異なる強さの圧縮応力が加えられ、これにより各ＭＯＳ電界効果トランジスタは互いに異なる速度で動作するようになる。
最近、半導体素子が高性能、高速度、経済的観点などで持続的に高集積化されることによって様々な問題点が発生している。例えば、典型的な平面形ＭＯＳ電界効果トランジスタのチャンネル長さがますます短くなることによって発生するパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）などの短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）、接合領域及び基板の間の寄生キャパシタンス（接合キャパシタンス）増加、漏洩電流増加などの問題が発生している。これによって、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を利用したシンボディー（ｔｈｉｎ ｂｏｄｙ）ＭＯＳ電界効果トランジスタ製造ＳＯＩ技術が紹介されている。しかし、図１を参照して説明した方法をＳＯＩ基板を利用したＭＯＳ電界効果トランジスタ工程に適用することは成功的ではない。これは図３を参照して説明する。
図３で参照番号１１は支持基板、参照番号５３は埋没酸化膜、参照番号１２は活性領域（ＳＯＩ層）を、参照番号１５はゲート絶縁膜を、参照番号１７はゲート電極を、参照番号１９はシリコン−ゲルマニウム層を、参照番号２１はゲートスペーサを、参照番号２３はチャンネル領域を示す。図３を参照すると、ＳＯＩ技術の場合、トランジスタ形成の後に（シリコン−ゲルマニウム層１９形成の後に）、図１の素子分離膜１３に対応する絶縁膜が形成される。したがって、シリコン−ゲルマニウム層１９によって示す応力は矢印方向（チャンネル領域の反対方向）に放出され、チャンネル領域２３には応力が加えられなくなる。
Ｔ．Ｇｈａｎｉ，「Ａ ９０ｎｍ Ｈｉｇｈ Ｖｏｌｕｍｅ ＭａｎｕｆａｃｔｕｒｉｎｇＬｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｙ Ｆｅａｔｕｒｉｎｇ Ｎｏｖｅｌ ４５ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ ＣＭＯＳ Ｔｒａｎｓｉｓｔｏｒ」，ｔｅｃｈｎｉｃａｌｄｉｇｅｓｔ ＩＥＤＭ ２００３，ｐ９７８
本発明は、上述の状況を考慮して提案されたもので、本発明は設計規定にかかわらず素子の動作速度を向上させることができる半導体素子及びその製造方法を提供することを目的とする。
上述の目的を達成するために本発明の実施形態は半導体素子形成方法を提供する。この方法は活性領域を限定する第１半導体パターンを形成し、前記第１半導体パターン上に絶縁されたゲート電極を形成し、前記絶縁されたゲート電極の両側の第１半導体パターン上に隙間を置いて第２半導体パターンを形成し、前記第２半導体パターン及び前記絶縁されたゲート電極の間の隙間を満たす応力発生パターンを形成することを含む。
このような方法によると、前記応力発生パターンは従来方法と異なって、素子分離膜と直接接することなく、前記第２半導体パターン及びゲート電極の間に限定される。
一実施形態において、前記第１半導体パターンはシリコン基板で形成され、前記応力発生パターンはシリコン−ゲルマニウムエピタキシャル層で形成される。したがって、前記応力発生パターンはそれらの間の前記ゲート電極の下の第１半導体パターン（チャンネル領域）に対して圧縮応力を提供する。
一実施形態において、前記第１半導体パターンはシリコン−ゲルマニウム基板で形成され、前記応力発生パターンはシリコンエピタキシャル層で形成される。したがって、前記応力発生パターンはそれらの間の前記ゲート電極の下の第１半導体パターン（チャンネル領域）に対して引張応力を提供する。
一実施形態において、前記絶縁されたゲート電極の両側の第１半導体パターン上に隙間を形成することは、前記絶縁されたゲート電極の両側面上に犠牲スペーサを形成し、前記犠牲スペーサの外側の第１半導体パターン上に第２半導体パターンを形成し、前記犠牲スペーサを除去することを含む。したがって、前記応力発生パターンが自己整列的な方式で形成される。すなわち前記応力発生パターンが前記犠牲スペーサが除去された位置に形成される。したがって、前記チャンネル領域に加えられる圧縮応力に影響を与える前記応力発生パターンの幅は設計規定ではなく、前記犠牲スペーサの幅によって左右される。
一実施形態において、前記隙間によって露出した第１半導体パターンの上部面が前記ゲート電極の下の第１半導体基板の上部面より低くなるように前記隙間によって露出した第１半導体パターンを一定の厚さエッチングすることをさらに含む。したがって、前記ゲート電極の下部の第１半導体パターンの高さが前記応力発生パターンの底面よりさらに高くなる。これによって、前記ゲート電極の下部のチャンネル領域にさらに効果的に圧縮応力が印加されることができる。
一実施形態において、前記第１半導体パターンがエッチングされるとき、前記第２半導体パターンの一部または全部が除去されることもできる。この際、前記ゲート電極のエッチングを防止するため、前記ゲート電極は導電膜及びそれを保護するキャッピング膜を順に蒸着した後、これらをパターニングして形成することができる。
一実施形態において、前記犠牲スペーサの外側の第１半導体パターン上に第２半導体パターンを形成することは、エピタキシャル成長法を適用して前記犠牲スペーサの外側に露出した第１半導体パターン上に選択的に前記第１半導体パターンと同種のエピタキシャル半導体層を形成することによってなされる。
一実施形態において、前記応力発生パターンを形成することは、エピタキシャル成長法を適用して前記第１及び第２半導体パターンより格子定数が大きい異種エピタキシャル半導体層を形成することによってなされる。例えば、前記第１及び第２半導体パターンがシリコン単結晶の場合、前記異種エピタキシャル層はシリコン−ゲルマニウム単結晶で形成される。シリコン−ゲルマニウム単結晶はシリコン単結晶に比べて格子定数が大きくて前記ゲート電極下部のチャンネル領域が圧縮応力を受けるようになる。
一実施形態において、前記応力発生パターンを形成することは、前記隙間を満たすように全面にシリコン窒化膜を形成することによってなされる。
一実施形態において、前記犠牲縁切りスペーサを形成した後、不純物イオンを注入してソース／ドレイン領域を形成することをさらに含む。これに加えて、前記犠牲絶縁スペーサを除去した後、不純物イオンを注入してソース／ドレイン拡張領域を形成することをさらに含むことができる。
一実施形態において、前記第１半導体パターンを形成することは、支持半導体基板、埋没酸化膜及び第１半導体基板が順に積層されたＳＯＩ基板を準備し、活性領域を限定するエッチングマスクを使って前記埋没酸化膜が露出するまで前記第１半導体基板をパターニングすることを含んでなされる。
一実施形態において、前記第１半導体パターンを形成することは、第１半導体基板を準備し、活性領域を限定するエッチングマスクを使って前記第１半導体基板を所定の深さエッチングして、エッチングされた部分に絶縁物質を満たして素子分離膜を形成することを含んでなされる。
上述の目的を達成するために本発明の実施形態は半導体素子を提供する。この半導体素子はソース／ドレイン領域、チャンネル領域及びこれらの間に位置し、前記チャンネル領域及び前記ソース／ドレイン領域より表面が低いソース／ドレイン拡張領域を含む半導体パターンと、前記チャンネル領域上にゲート絶縁膜を間に置いて形成されたゲート電極と、前記チャンネル領域及び前記ソース／ドレイン領域の間に定義された前記ソース／ドレイン拡張領域上の隙間を満たす応力発生パターンを含む。
このような半導体素子によると、応力発生パターンがソース／ドレイン領域及びゲート電極の間の隙間に、すなわち、ソース／ドレイン拡張領域上に自己整列的に限定している。ソース／ドレイン領域及びゲート電極の間の隙間は設計規定に構わずに一定に維持されることができる。
一実施形態において、前記チャンネル領域の上部面は前記ソース／ドレイン拡張領域の上部面より高い。したがって、より効果的に圧縮応力を前記チャンネル領域に加えることができる。
本発明によると、チャンネル領域に応力を印加する応力発生パターンが自己整列的な方式で形成されるので、設計規定に構わずに一定の幅の応力発生パターンを形成することができる。
以上の本発明の目的、他の目的、特徴及び利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解される。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
本明細書では、何らかの膜が他の膜または基板上にあると言及される場合に、どんな膜も、他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることができるものをも意味する。また、図において、膜（層）及び領域の厚さは明確性のために誇張されたものである。また本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜（層）などを記述するために使われているが、これらの領域、膜（層）がこのような用語によって限定されてはならない。また、これら用語はただ所定の領域または膜（層）を他の領域または膜と区別させるために使われるだけである。したがって、一実施形態での第１膜（層）に言及された膜（層）が他の実施形態では第２膜（層）として言及されることもできる。
本発明は半導体素子の形成方法に係り、特にＭＯＳ電界効果形成方法及びそれによるＭＯＳ電界効果トランジスタに関する。以下では一例としてｐ型ＭＯＳ電界効果トランジスタ及びその形成方法に対して説明される。
図４Ａ乃至図４Ｈは望ましい第１実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。本実施形態はＳＯＩ基板を利用した半導体素子形成方法に関する。
図４Ａを参照すると、まず、ＳＯＩ基板１０７を準備する。ＳＯＩ基板１０７は広く知られた通常の方法によって製造される。ＳＯＩ基板１０７は支持半導体基板１０１、埋没酸化膜１０３及び活性領域になる半導体基板１０５が順に積層された構造を示す。続いて図４Ａを参照すると、半導体基板１０５上に活性領域を限定するエッチングマスク１０９を形成する。エッチングマスク１０９によって覆われた半導体基板１０５の領域が活性領域になる。
次に、図４Ｂを参照すると、エッチングマスク１０９によって露出した半導体基板を除去して活性領域を限定するシリコンパターン１０５Ａを形成する。この際、埋没酸化膜１０３が露出するまでエッチング工程が進行される。エッチングマスク１０９は除去される。シリコンパターン１０５Ａを形成した後、チャンネルドーピングのための不純物イオンを注入する。例えば、ｐ電界効果ＭＯＳトランジスタの場合、チャンネルドーピングのためにｎ型不純物を、ｎ型電界効果ＭＯＳトランジスタの場合、チャンネルドーピングのためにｐ型不純物を注入する。
次に、図４Ｃを参照すると、シリコンパターン１０５Ａ上にゲート絶縁膜１０７を介在してゲート電極１０９を形成する。まず、シリコンパターン１０５Ａ上にゲート絶縁膜及びゲート電極膜を形成した後、これらをパターニングしてゲート絶縁膜１０７によってシリコンパターン１０５Ａから絶縁されたゲート電極１０９を形成する。ゲート電極膜上にキャッピング膜（図示しない）をさらに形成することができる。キャッピング膜は後続工程で形成される犠牲スペーサ１１５に対してエッチング選択比を有する物質で形成される。例えば、キャッピング膜はシリコン酸化膜で形成される。ゲート電極１０９は導電性物質で形成され、ドーピングされたポリシリコン、金属物質、シリサイドまたはこれらの組合で形成されることができる。
続いて、図４Ｃを参照すると、ゲート電極１０９の両側壁上にバッファ層１１３を形成する。バッファ層１１３は後続工程で形成される犠牲スペーサ１１５に対してエッチング選択比を有する物質で形成される。ここで、ある物質が他の物質に対してエッチング選択比を有するというのは、選択されたエッチング溶液またはエッチングガスに対して他の物質はほとんどエッチングされず、ある一物質がエッチングされることを意味する。例えば、バッファ層１１３はシリコン酸化膜で形成され、犠牲スペーサ１１５はシリコン窒化膜で形成することができる。バッファ層１１３は例えば、気相蒸着法を利用してシリコン酸化膜を形成した後、エッチバック工程を進行することによって形成することができる。これによって、シリコン酸化膜はゲート電極１０９の両側壁上にバッファ層１１３を残す。
バッファ層１１３に対してエッチング選択比を有するスペーサ物質膜を形成した後、これをエッチバックしてゲート電極１０９の両側壁上に犠牲スペーサ１１５を形成する。犠牲スペーサ１１５は例えばシリコン窒化膜で形成される。犠牲スペーサ１１５は所定の幅Ｌ１を有する。犠牲スペーサ１１５の幅Ｌ１はゲート電極１０９の高さ、スペーサ物質膜の蒸着の厚さに依存して、これらを制御することは非常に容易である。
ゲート電極１０９下の半導体パターンはチャンネル領域１０５Ｃとして作用して、犠牲スペーサの両側の半導体パターンはソース領域１０５Ｓ及びドレイン領域１０５Ｄが形成される所である。ソース／ドレイン領域１０５Ｓ、１０５Ｄのためのイオン注入工程は犠牲スペーサ１１５を形成した後に進行される。
図４Ｄを参照すると、エピタキシャル成長法を適用して犠牲スペーサ１１５の外側の半導体パターン、すなわち、ソース／ドレイン領域１０５Ｓ、１０５Ｄ上にエピタキシャルシリコン層１１７を形成する。エピタキシャルシリコン層１１７を形成するとき、不純物イオンがイン−シチュにドーピングされることができる。これによると、エピタキシャルシリコン層１１７もソース／ドレイン領域として作用する。
図４Ｅを参照すると、犠牲スペーサ１１５を除去する。犠牲スペーサ１１５の除去は例えば、燐酸を使って行うことができる。犠牲スペーサ１１５の除去によって、エピタキシャルシリコン層１１７及びゲート電極１０９の間には犠牲スペーサ１１５の幅Ｌ１に相応する幅の隙間１１９Ｓ、１１９Ｄが定義される。すなわち、エピタキシャルシリコン層１１７及びシリコンパターン１０５Ａによって階段構造物が形成される。そして、これら隙間１１９Ｓ、１１９Ｄの下の半導体パターンはソース拡張領域１０５ＳＥ及びドレイン拡張領域１０５ＤＥが形成される領域である。ソース／ドレイン拡張領域１０５ＳＥ、１０５ＤＥのためのイオン注入工程は犠牲スペーサ１１５を除去した後に進行される。
図４Ｆを参照すると、隙間１１９Ｓ、１１９Ｄの下に露出したソース拡張領域１０５ＳＥ及びドレイン拡張領域１０５ＤＥの一部を除去して陥没領域１１９ＲＳ、１１９ＲＤを形成する。したがって、ソース／ドレイン拡張領域１０５ＳＥ、１０５ＤＥの上部面はチャンネル領域１０５Ｃ及びソース／ドレイン領域１０５Ｓ、１０５Ｄの上部面よりさらに低くなる。すなわち、シリコンパターン１０５Ａは陥没領域１１９ＲＳ、１１９ＲＤを具備するようになる。陥没領域１１９ＲＳ、１１９ＲＤは除去された犠牲スペーサ１１５の下に自己整列的な方式で形成され、したがって、陥没領域１１９ＲＳ、１１９ＲＤの幅は除去された犠牲スペーサ１１５の幅に相応する幅Ｌ１を有する。
ここで、隙間１１９Ｓ、１１９Ｄの下の半導体パターンの一部が除去されるとき、エピタキシャルシリコン層１１７の一部または全部を除去することができる。エピタキシャルシリコン層１１７の一部が除去される場合、ソース／ドレイン領域１０５Ｓ、１０５Ｄ上にエピタキシャルシリコン層１１７Ｅが残存する。
図４Ｇを参照すると、陥没領域１１９ＲＳ、１１９ＲＤを満たすようにエピタキシャル成長法を適用してシリコン−ゲルマニウムエピタキシャル層１２１を形成する。シリコン−ゲルマニウムエピタキシャル層１２１は陥没領域１１９ＲＳ、１１９ＲＤのシリコンパターン及び残存するエピタキシャルシリコン層１１７Ｅ上に選択的に成長する。陥没領域１１９ＲＳ、１１９ＲＤを満たすシリコン−ゲルマニウムエピタキシャル層１２１ＰＳ、１２１ＰＤ（以下では‘応力発生パターン’という）によってチャンネル領域１０５Ｃは圧縮応力を受ける。シリコン−ゲルマニウムエピタキシャル層はシリコンパターンよりその格子定数が大きい。したがって、応力発生パターン１２１ＰＳ、１２１ＰＤは矢印方向に引張応力を示すようになり、これによって、チャンネル領域１０５Ｃは圧縮応力を受けるようになる。
応力発生パターン１２１ＰＳ、１２１ＰＤは除去された犠牲スペーサ１１５の下に自己整列的な方式で形成され、その幅は除去された犠牲スペーサ１１５の幅によって決められる。したがって、本発明によると、設計規定に構わずに、すなわち、半導体パターン１０５Ａの大きさに構わずに、応力発生パターン１２１ＰＳ、１２１ＰＤの幅を一定に形成することができる。応力発生パターン１２１ＰＳ、１２１ＰＤはソース／ドレイン領域１０５Ｓ、１０５Ｄ及びチャンネル領域１０５Ｃの間に位置する。
図４Ｈを参照すると、ゲートスペーサ１２３をゲート電極１０９の両側壁上に形成する。ゲートスペーサ１２３はゲートスペーサ絶縁膜を形成した後、これをエッチバックすることによって形成される。ゲートスペーサ１２３は除去された犠牲スペーサ１１５のスペースを満たす。
シリサイド工程を進行してソース／ドレイン領域１０５Ｓ、１０５Ｄ及びゲート電極１０９の上部にシリサイド（図示しない）を形成する。ここで、シリサイド膜はゲートスペーサ１２３の外側のシリコン−ゲルマニウム層に形成される。したがって、シリサイド工程でソース／ドレイン領域１０５Ｓ、１０５の損失または損傷を防止することができる。さらに、ゲート電極１０９上にもシリサイド膜が形成することができる。シリサイド工程はよく知られたようにチタン、コバルト、ニッケルなどの貴金属を蒸着した後、熱処理工程を進行することによって行うことができる。すなわちシリサイド工程で貴金属とシリコン−ゲルマニウム層が反応してシリサイド膜を形成する。
図５は本発明の他の実施形態によって形成された半導体素子を概略的に示すものとして、図４Ｅに後続する工程である。上述の実施形態で犠牲スペーサ１１５の下のシリコンパターン１０５Ａの一部をエッチングするための工程が進行されたが、本実施形態はそのような工程を省略する。したがって、エピタキシャルシリコン層１１７に対するエッチングも実施しない。したがって、本実施形態によると、図５に示したように応力発生パターン１２１ＰＳ、１２１ＰＤはエピタキシャルシリコン層１１７及びゲート電極１０９によって限定された隙間１１９Ｓ、１１９Ｄを満たす。本実施形態の場合、シリコンパターン１０５Ａがエッチングされないので、薄膜ＳＯＩ技術を利用した薄膜ボディートランジスタ（ｔｈｉｎ ｂｏｄｙ ｔｒａｎｓｉｓｔｏｒ）に有用に適用することができる。
図６は図５の半導体素子でチャンネル領域１０５Ｃに加えられる応力の大きさを確認するためのシミュレーション（ｓｉｍｕｌａｔｉｏｎ）結果を示す図である。シミュレーションは半導体素子の内部に発生する応力を計算するツール（ｔｏｏｌ）を使って実行された。シミュレーションでシリコンパターン１０５Ａの厚さは１０ｎｍ、エピタキシャルシリコン層１１７の厚さは３０ｎｍ、応力発生パターンであるシリコン−ゲルマニウム層１２１の厚さは２０ｎｍ、ゲート電極１０９の長さは２０ｎｍ、バッファ層１１３の厚さは５ｎｍ、ゲート電極１０９及びエピタキシャルシリコン層１１７の間の距離、すなわち隙間１１９Ｓ、１１９Ｄの幅は５０ｎｍ、埋没酸化膜１０３の厚さは２００ｎｍに設定された。このような半導体素子で、シリコン−ゲルマニウム層１２１に約１ＧＰａの応力が加えられた。これによって、図６に示したように、チャンネル領域１０５Ｃに約２３３ＭＰａの圧縮応力が加えられた。２００ＭＰａ程度の応力はＭＯＳ電界効果トランジスタで約５％程度のオン電流の向上を示す。
以上の実施形態ではＳＯＩ基板を利用した方法を説明した。しかし、本発明は、本発明の思想を逸脱しない範囲内でバルクシリコン基板にも適用することができる。これを図７Ａ乃至図７Ｆを参照して説明する。
まず、図７Ａを参照すると、通常の方法によってバルクシリコン基板１０５を準備する。シリコン基板１０５上に活性領域を限定するエッチングマスク１０９を形成する。
図７Ｂを参照すると、エッチングマスク１０９を使って露出したシリコン基板１０５をエッチングして素子分離領域を限定するトレンチを形成した後、ここに絶縁物質を満たして素子分離膜１０６を形成する。これによって、素子分離膜１０６によって絶縁された活性領域であるシリコンパターン１０５Ａが形成される。エッチングマスク１０９は除去され、チャンネル形成のためのイオン注入工程が進行される。上述の方法と同様に、ゲート絶縁膜１０７、ゲート電極１０９、バッファ層１１３及び犠牲スペーサ１１５を形成し、ソース／ドレイン領域１０５Ｓ、１０５Ｄを形成する。
図７Ｃを参照すると、選択的なエピタキシャル成長法を適用して、犠牲スペーサ１１５の両側のシリコンパターン１０５Ａ上に、すなわち、ソース／ドレイン領域１０５Ｓ、１０５Ｄ上にエピタキシャルシリコン層１１７を形成する。
図７Ｄを参照すると、燐酸を使って犠牲スペーサ１１５を除去して、不純物イオン注入工程を進行してソース／ドレイン拡張領域１０５ＳＥ、１０５ＤＥを形成する。犠牲スペーサ１１５の除去によって、ゲート電極１０９及びエピタキシャルシリコン層１１７の間に隙間１１９Ｓ、１１９Ｄが形成される。隙間１１９Ｓ、１１９Ｄの下のシリコンパターンはソース拡張領域１０５ＳＥ及びドレイン拡張領域１０５ＤＥである。
図７Ｅを参照すると、シリコンを選択的にエッチングするガスを使ってエッチバック工程を進行する。これによって、隙間１１９Ｓ、１１９Ｄの下のシリコンパターンの一部が除去されて陥没領域１１９ＲＳ、１１９ＲＤが形成される。この際、エピタキシャルシリコン層１１７も除去されて、エッチング程度に応じてエピタキシャルシリコン層１１７を全部除去することができる。結果的に、ソース／ドレイン領域１０５Ｓ、１０５Ｄ及びチャンネル領域１０５Ｃの上部面よりソース／ドレイン拡張領域１０５ＳＥ、１０５ＤＥの上部面がさらに低くなる。
図７Ｆを参照すると、エピタキシャル成長法を適用して陥没領域１１９ＲＳ、１１９ＲＤを満たすようにシリコン−ゲルマニウムエピタキシャル層１２１を形成する。陥没領域１１９ＲＳ、１１９ＲＤを満たすシリコン−ゲルマニウムエピタキシャル層１２１ＰＳ、１２１ＰＤ（応力発生パターン）はチャンネル領域１０５Ｃに圧縮応力を印加する。
このような本実施形態によると、応力発生パターン１２１ＰＳ、１２１ＰＤが素子分離膜１０６と接しない。また応力発生パターン１２１ＰＳ、１２１ＰＤが自己整列的な方式で形成されて、その幅が一定に維持される。
以上で説明した実施形態で、応力発生パターンはシリコン−ゲルマニウムエピタキシャル層で形成されたが、これに限定されるのではなく、他の物質で形成することができる。例えば、半導体パターンがシリコン−ゲルマニウムで形成される場合、応力発生パターンはシリコンエピタキシャル層で形成することができる。したがって、この場合、チャンネル領域１０５Ｃは引張応力を受けるようになり、これにより、ｎ型ＭＯＳ電界効果トランジスタで電子の移動度が増加する。一方、隙間または陥没領域に満たされる場合、チャンネル領域に対して応力を印加することができるどのような物質膜も使うことができる。代表的なものとして、シリコン窒化物がある。シリコン窒化物は、少なくともシリコン原子及び窒素原子を含む膜として、シリコン窒化膜ＳｉＮ、シリコン酸化窒化膜ＳｉＯＮなどがある。これについて、図８Ａ及び図８Ｂを参照して説明する。
上述の図４Ａ乃至図４Ｅを参照して説明した工程を進行した後、シリコンパターン１０５Ａの一部をエッチングして陥没領域１１９ＲＳ、１１９ＲＤを形成する。上述の実施形態と異なって、エピタキシャル成長法を適用せず、図８Ａに示したように、化学気相蒸着法を使ってシリコン窒化膜１２１を形成する。陥没領域１１９ＲＳ、１１９ＲＤ内のシリコン窒化膜１２１ＰＳ、１２１ＰＤはチャンネル領域１０５Ｃに圧縮応力を印加する。
図８Ｂを参照すると、スペーサ絶縁膜でシリコン窒化膜を形成した後、シリコン窒化膜に対するエッチバック工程を進行してゲート電極１０９の側壁上にゲートスペーサ１２３を形成する。この際、シリコン窒化膜に対するエッチバック工程はシリコンパターン１０５Ａが露出するまで進行される。
本実施形態では、図５のように、シリコンパターン１０５Ａに対するエッチング工程は進行しないこともできる。この場合、図９に示したように、チャンネル領域１０５Ｃに圧縮応力を印加するシリコン窒化膜１２１、１２１ＰＳ、１２１ＰＤはエピタキシャルシリコン層１１７及びゲート電極１０９の間の隙間１１９Ｓ、１１９Ｄを満たすように形成される。
また、シリコン窒化膜で応力発生パターンを形成する方法は、バルクシリコン基板にも同一に適用されることができる。
以上で説明した実施形態によるＭＯＳ電界効果トランジスタ形成方法は、またシリコンピンを利用した二重ゲートまたは三重ゲートＭＯＳ電界効果トランジスタ工程にも適用することができる。図１０Ａ及び図１０Ｂを参照して、これについて説明する。図の簡略化のために支持半導体基板及び埋没酸化膜の図示を省略した。
図１０Ａを参照すると、埋没酸化膜上のシリコン基板をエッチングして活性領域を限定するシリコンパターン、すなわち、シリコンピン２０５Ａを形成する。ゲート電極２０９、犠牲スペーサを形成して、エピタキシャルシリコン層を形成して、犠牲スペーサを除去して、陥没領域２１９ＲＳ、２１９ＲＤを形成する。
図１０Ｂを参照すると、陥没領域２１９ＲＳ、２１９ＲＤを満たす応力発生パターン２２１ＰＳ、２２１ＰＤを形成する。応力発生パターン２２１ＰＳ、２２１ＰＤはエピタキシャルシリコン−ゲルマニウム層またはシリコン窒化膜などで形成することができる。
ゲート電極２０９がシリコンピン２０５Ａの上部面及び両側面上に形成される。同様に、ソース／ドレイン領域２０５Ｓ、２０５Ｄがシリコンピン２０５Ａの上部面及び両側面に形成される。したがって、ゲート電極２０９及びソース／ドレイン領域２０５Ｓ、２０５Ｄの間に３面で陥没領域２１９ＲＳ、２１９ＲＤが定義され、ここに応力発生パターン２２１ＰＳ、２２１PＤが形成される。したがって、チャンネル領域として作用する半導体ピン２０５Ａの上部面及び両側面に応力が印加される。一方、ゲート電極２０９及び半導体ピン２０５Ａの間にはゲート絶縁膜（図示しない）が介在する。この場合、ゲート電極２０９及び半導体ピン２０５Ａの上部面の間に厚い絶縁膜が位置するようになれば、半導体ピン２０５Ａの両側面だけがチャンネル領域として作用する。
図１１Ａ及び図１１Ｂは、本発明によって各々ＳＯＩ基板及びバルク基板に多数個のＭＯＳ電界効果トランジスタが形成されたものを示す。図１１Ａ及び図１１Ｂを参照すると、応力発生パターン１２１ＰＳ、１２１ＰＤが全部ゲートスペーサ１２３の下に自己整列的な方式で位置する。また応力発生パターン１２１ＰＳ、１２１ＰＤはソース／ドレイン領域１０５Ｓ、１０５Ｄ及びチャンネル領域１０５Ｃの間に位置する。したがって、設計規定にこだわることがなしに、応力発生パターン１２１ＰＳ、１２１ＰＤの幅を一定に形成することができ、これによって、ＭＯＳトランジスタのチャンネル領域に実質的に同一の大きさの応力を印加することができる。例えば、ゲート電極形成のための写真工程で誤整列が発生し、または設計規定によって隣接したゲート電極１０９の間の距離ＬＭ１、ＬＭ２が互いに異なっても、応力発生パターン１２１ＰＳ、１２１ＰＤの幅はゲートスペーサ１２３の下に自己整列させて一定に形成させることができる。応力発生パターン１２１ＰＳ、１２１ＰＤの大きさは活性領域を限定する半導体パターン１０５Ａの大きさに影響を受けず、一定に形成することができる。
シリサイド膜１２５はソース／ドレイン領域１０５Ｓ、１０５Ｄ上に形成される。ゲート電極１０９上にもシリサイド膜を形成させることができる。図１１Ｂを参照すると、バルクシリコン基板上に形成されたＭＯＳトランジスタで応力発生パターン１２１ＰＳ、１２１ＰＤは素子分離領域１０６と接触しない。
これまで本発明について、その望ましい実施形態を中心によく見てきた。本発明が属する技術分野において通常の知識を持った者は、本発明の本質的な特性から逸脱しない範囲で変形された形態に本発明を実現できることを理解することができる。したがって、ここで開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示されており、それらと同等な範囲内にあるすべての差異は本発明に含まれているものと解釈されなければならない。
従来方法によってバルクシリコン基板に形成されたＭＯＳ電界効果トランジスタを概略的に示す断面図である。 従来方法によってバルクシリコン基板に形成された半導体素子に対する平面図である。 図１の従来方法をＳＯＩ基板に適用する場合に発生する問題点を説明するための断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 望ましい一実施形態による半導体素子形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の一実施形態によって形成された半導体素子を概略的に示す半導体基板の断面図である。 図５の半導体素子でチャンネル領域に加えられる応力の大きさを確認するためのシミュレーション結果を示す図である。 本発明の他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明のさらに他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明のさらに他の実施形態による半導体素子を形成する方法を説明するための主要工程段階での半導体基板の断面図である。 本発明のさらに他の実施形態によって形成された半導体素子を概略的に示す断面図である。 本発明のさらに他の実施形態による半導体素子形成方法を概略的に説明するための図である。 本発明のさらに他の実施形態による半導体素子形成方法を概略的に説明するための図である。 本発明の実施形態によって形成された半導体素子を概略的に示す断面図である。 本発明の実施形態によって形成された半導体素子を概略的に示す断面図である。
符号の説明
１０１ 半導体基板
１０３ 埋没酸化膜
１０５ 半導体基板
１０５Ａ 半導体パターン
１０５Ｃ チャンネル領域
１０５Ｄ ドレイン領域
１０５ＤＥ ドレイン拡張領域
１０６ 素子分離膜
１０７ ゲート絶縁膜
１０９ ゲート電極
１１３ バッファ層
１１５ 犠牲スペーサ
１１７ エピタキシャルシリコン層
１１７Ｅ エピタキシャルシリコン層
１１９ＲＤ、１１９ＲＳ 陥没領域
１２１ ゲルマニウム層
１２１ＰＳ、１２１ＰＤ ゲルマニウムエピタキシャル層（応力発生パターン）
１２３ ゲートスペーサ
１２５ シリサイド膜
２０５Ａ シリコンピン（半導体ピン）
２０９ ゲート電極
２１９ＲＳ 陥没領域
２２１ＰＳ 応力発生パターン

Claims (38)

  1. 活性領域を限定する第１半導体パターンと、
    前記第１半導体パターン上にゲート絶縁膜を間に置いて形成されたゲート電極と、
    前記ゲート電極の両側壁に形成されたゲートスペーサと、
    前記ゲートスペーサの下部の第１半導体パターン上に形成された応力発生パターンとを含むことを特徴とする半導体素子。
  2. 前記ゲートスペーサの外側の第１半導体パターン上に形成された第２半導体パターンをさらに含むことを特徴とする請求項１に記載の半導体素子。
  3. 前記応力発生パターンの各々の両側の第１半導体パターンの上部面は前記応力発生パターンの底面より高いことを特徴とする請求項１または２に記載の半導体素子。
  4. 前記応力発生パターンの大きさは、前記ゲート電極から前記第１半導体パターンを囲む素子分離膜までの距離に影響を受けず、一定であることを特徴とする請求項１または２に記載の半導体素子。
  5. 前記応力発生パターンはそれらの間の第１半導体パターンに対して圧縮応力を印加することを特徴とする請求項１に記載の半導体素子。
  6. 前記応力発生パターンは前記第１半導体パターン及び前記第２半導体パターンの間に限定されることを特徴とする請求項２に記載の半導体素子。
  7. 前記第１半導体パターンはシリコンであり、前記応力発生パターンはエピタキシャルシリコン−ゲルマニウムであることを特徴とする請求項１に記載の半導体素子。
  8. 前記第１半導体パターンはシリコンであり、前記第２半導体パターンはエピタキシャルシリコンであり、前記応力発生パターンはエピタキシャルシリコン−ゲルマニウムであることを特徴とする請求項２に記載の半導体素子。
  9. 前記応力発生パターンはシリコン窒化膜であることを特徴とする請求項１または２に記載の半導体素子。
  10. 前記ゲート電極は前記第１半導体パターンの上部面及び両側面上に形成され、
    前記応力発生パターンは前記ゲートスペーサの下部の第１半導体パターンの上部面及び両側面上に形成されることを特徴とする請求項１または２に記載の半導体素子。
  11. 前記ゲート電極の下部の第１半導体パターンの上部面及び両側面にチャンネルが形成されることを特徴とする請求項１０に記載の半導体素子。
  12. 前記第１半導体パターンの下に埋没酸化膜及び支持半導体基板をさらに含むことを特徴とする請求項１または２に記載の半導体素子。
  13. ソース／ドレイン領域、チャンネル領域、そしてこれらの間に位置して、前記ソース／ドレイン領域及び前記チャンネル領域より表面が低いソース／ドレイン拡張領域を含む半導体パターンと、
    前記チャンネル領域上にゲート絶縁膜を間に置いて形成されたゲート電極と、
    前記ソース／ドレイン拡張領域上に形成された応力発生パターンとを含むことを特徴とする半導体素子。
  14. 前記ソース／ドレイン領域上に形成されたエピタキシャル半導体パターンをさらに含むことを特徴とする請求項１３に記載の半導体素子。
  15. 前記半導体パターンは単結晶シリコンであり、前記応力発生パターンはエピタキシャルシリコン−ゲルマニウムであることを特徴とする請求項１３に記載の半導体素子。
  16. 前記半導体パターンは単結晶シリコンであり、前記応力発生パターンはシリコン窒化膜であることを特徴とする請求項１３に記載の半導体素子。
  17. 前記ゲート電極の両側壁上に配置されたバッファ層をさらに含み、
    前記圧縮応力パターンは前記バッファ層上に延ばし、前記ソース／ドレイン領域の表面一部分に延ばして、
    前記ゲート電極の両側壁上に前記応力発生パターンを覆う絶縁スペーサをさらに含むことを特徴とする請求項１６に記載の半導体素子。
  18. 前記半導体パターンは単結晶シリコンであり、前記エピタキシャル半導体パターンはエピタキシャルシリコンであり、前記応力発生パターンはエピタキシャルシリコン−ゲルマニウムであることを特徴とする請求項１４に記載の半導体素子。
  19. 前記ソース／ドレイン領域上に配置されたシリサイド膜をさらに含むことを特徴とする請求項１３に記載の半導体素子。
  20. 前記応力発生パターンの大きさは前記ゲート電極から前記第１半導体パターンを囲む素子分離膜までの距離に影響を受けず、一定であることを特徴とする請求項１３または１４に記載の半導体素子。
  21. 活性領域を限定する第１半導体パターンを形成し、
    前記第１半導体パターン上に絶縁されたゲート電極を形成し、
    前記絶縁されたゲート電極の両側の第１半導体パターン上に隙間を置いて第２半導体パターンを形成し、
    前記隙間を満たす応力発生パターンを形成することを含むことを特徴とする半導体素子形成方法。
  22. 前記絶縁されたゲート電極の両側の第１半導体パターン上に隙間を形成することは、
    前記絶縁されたゲート電極の両側壁上に犠牲スペーサを形成し、
    前記犠牲スペーサの外側の第１半導体パターン上に前記第２半導体パターンを形成し、
    前記犠牲スペーサを除去することを含むことを特徴とする請求項２１に記載の半導体素子形成方法。
  23. 前記隙間によって露出した第１半導体パターンの上部面が低くなるように、前記隙間によって露出した第１半導体パターンの一部をエッチングすることをさらに含むことを特徴とする請求項２２に記載の半導体素子形成方法。
  24. 前記隙間によって露出した第１半導体パターンの一部がエッチングされるとき、前記第２半導体パターンの一部または全部がエッチングされることを特徴とする請求項２３に記載の半導体素子形成方法。
  25. 前記犠牲スペーサの外側の第１半導体パターン上に第２半導体パターンを形成することは、
    エピタキシャル成長法を適用して前記犠牲スペーサの外側に露出した第１半導体パターン上に選択的にエピタキシャル層を形成することによってなされることを特徴とする請求項２２乃至２４のうちのいずれか一項に記載の半導体素子形成方法。
  26. 前記応力発生パターンを形成することは、
    エピタキシャル成長法を適用して前記第１及び第２半導体パターンより格子定数が大きい異種エピタキシャル層を形成することによってなされることを特徴とする請求項２２に記載の半導体素子形成方法。
  27. 前記第１半導体層はシリコンで形成され、前記第２半導体パターンはシリコンエピタキシャル層で形成され、前記応力発生パターンはシリコン−ゲルマニウムエピタキシャル層で形成されることを特徴とする請求項２６に記載の半導体素子形成方法。
  28. 前記応力発生パターンを形成することは、
    前記隙間を満たすように全面にシリコン窒化膜を形成することによってなされ、
    スペーサ絶縁膜を形成し、
    前記第２半導体パターンが露出するまで前記スペーサ絶縁膜をエッチバックして絶縁膜スペーサを形成することをさらに含むことを特徴とする請求項２２乃至２４のうちのいずれか一項に記載の半導体素子形成方法。
  29. 前記犠牲スペーサを形成した後、不純物イオンを注入してソース／ドレイン領域を形成することをさらに含むことを特徴とする請求項２２乃至２４のうちのいずれか一項に記載の半導体素子形成方法。
  30. 前記犠牲スペーサを除去した後、不純物イオンを注入してソース／ドレイン拡張領域を形成することをさらに含むことを特徴とする請求項２９に記載の半導体素子形成方法。
  31. 前記第１半導体パターンを形成することは、
    支持半導体基板、埋没酸化膜及び第１半導体基板が順に積層されたＳＯＩ基板を準備し、
    活性領域を限定するエッチングマスクを使って前記埋没酸化膜が露出するまで前記第１半導体基板をパターニングすることを含んでなされることを特徴とする請求項２２に記載の半導体素子形成方法。
  32. 前記第１半導体パターンを形成することは、
    第１半導体基板を準備し、
    活性領域を限定するエッチングマスクを使って前記第１半導体基板を所定の深さエッチングし、
    エッチングされた部分に絶縁物質を満たして素子分離膜を形成することを含むことを特徴とする請求項２２に記載の半導体素子形成方法。
  33. 活性領域を限定する第１半導体パターンを形成し、
    前記第１半導体パターン上にゲート絶縁膜を介在してゲート電極を形成し、
    前記ゲート電極の両側壁上にバッファ層を介在して犠牲スペーサを形成し、
    前記犠牲スペーサの外側の第１半導体パターン上にエピタキシャル第２半導体パターンを形成し、
    前記犠牲スペーサを除去し、
    前記スペーサ除去によって露出した第１半導体パターン上に応力発生パターンを形成することを含むことを特徴とする半導体素子形成方法。
  34. 前記犠牲スペーサの除去によって露出した第１半導体パターンの一部をエッチングすることをさらに含むことを特徴とする請求項３３に記載の半導体素子形成方法。
  35. 前記第１半導体パターンの一部をエッチングするとき、前記エピタキシャル第２半導体パターンの一部または全部が除去されることを特徴とする請求項３４に記載の半導体素子形成方法。
  36. 前記エピタキシャル第２半導体パターン及びゲート電極の間の隙間を満たす応力発生パターンを形成することは、前記第１半導体パターン及び前記エピタキシャル第２半導体パターンより格子定数が大きい異種エピタキシャル第３半導体層を形成することを含むことを特徴とする請求項３３または３４に記載の半導体素子形成方法。
  37. 前記エピタキシャル第２半導体パターン及びゲート電極の間の隙間を満たす応力発生パターンを形成することは、シリコン窒化膜を形成することを含むことを特徴とする請求項３３または３４に記載の半導体素子形成方法。
  38. 前記第１半導体パターンは上部面及び両側面を具備し、
    前記ゲート電極は前記第１半導体パターンの上部面及び両側面上に形成されて、前記第１半導体パターンの上部面及び両側面上にチャンネル領域が形成されることを特徴とする請求項３３または３４に記載の半導体素子形成方法。
JP2005298176A 2004-10-20 2005-10-12 半導体素子及びその製造方法 Pending JP2006121074A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040084055A KR100612420B1 (ko) 2004-10-20 2004-10-20 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
JP2006121074A true JP2006121074A (ja) 2006-05-11

Family

ID=36179828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005298176A Pending JP2006121074A (ja) 2004-10-20 2005-10-12 半導体素子及びその製造方法

Country Status (4)

Country Link
US (1) US20060081896A1 (ja)
JP (1) JP2006121074A (ja)
KR (1) KR100612420B1 (ja)
TW (1) TWI300271B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110098A (ja) * 2005-09-13 2007-04-26 Infineon Technologies Ag 応力変形させた半導体装置およびその製造方法
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
JP2008028324A (ja) * 2006-07-25 2008-02-07 Elpida Memory Inc 半導体装置及びその製造方法
WO2008096587A1 (ja) * 2007-02-07 2008-08-14 Nec Corporation 半導体装置
JP2008251688A (ja) * 2007-03-29 2008-10-16 Toshiba Corp 半導体装置及びその製造装置
JP2011527103A (ja) * 2008-06-30 2011-10-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド バルク基板上に形成されたダブルゲート及びトライゲートトランジスタ及びそのトランジスタを形成するための方法
JP2012054587A (ja) * 2011-10-24 2012-03-15 Toshiba Corp 半導体装置の製造方法
US8423945B2 (en) 2010-05-18 2013-04-16 International Business Machines Corporation Methods and systems to meet technology pattern density requirements of semiconductor fabrication processes

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070254420A1 (en) * 2006-04-28 2007-11-01 International Business Machines Corporation Source/drain implantation and channel strain transfer using different sized spacers and related semiconductor device
US8293611B2 (en) 2007-05-08 2012-10-23 Micron Technology, Inc. Implantation processes for straining transistor channels of semiconductor device structures and semiconductor devices with strained transistor channels
US7923365B2 (en) * 2007-10-17 2011-04-12 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon
US8765532B2 (en) * 2010-01-11 2014-07-01 International Business Machines Corporation Fabrication of field effect devices using spacers
US8546228B2 (en) 2010-06-16 2013-10-01 International Business Machines Corporation Strained thin body CMOS device having vertically raised source/drain stressors with single spacer
EP2693462B1 (en) 2012-07-31 2016-06-01 Imec Method for manufacturing semiconductor devices
US9412842B2 (en) 2013-07-03 2016-08-09 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US9312360B2 (en) * 2014-05-01 2016-04-12 International Business Machines Corporation FinFET with epitaxial source and drain regions and dielectric isolated channel region
US9673221B2 (en) * 2015-03-03 2017-06-06 International Business Machines Corporation Semiconductor device with low band-to-band tunneling
US9806194B2 (en) 2015-07-15 2017-10-31 Samsung Electronics Co., Ltd. FinFET with fin having different Ge doped region

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007724A1 (en) * 2002-07-12 2004-01-15 Anand Murthy Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5093275A (en) * 1989-09-22 1992-03-03 The Board Of Regents, The University Of Texas System Method for forming hot-carrier suppressed sub-micron MISFET device
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
JP2001244469A (ja) * 2000-03-02 2001-09-07 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
KR20030000662A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007724A1 (en) * 2002-07-12 2004-01-15 Anand Murthy Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559204B2 (en) 2005-09-13 2017-01-31 Infineon Technologies Ag Strained semiconductor device and method of making the same
JP4644173B2 (ja) * 2005-09-13 2011-03-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト トランジスタの製造方法
US8003470B2 (en) 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
JP2007110098A (ja) * 2005-09-13 2007-04-26 Infineon Technologies Ag 応力変形させた半導体装置およびその製造方法
US8946034B2 (en) 2005-09-13 2015-02-03 Infineon Technologies Ag Strained semiconductor device and method of making the same
US8624334B2 (en) 2005-09-13 2014-01-07 Infineon Technologies Ag Strained semiconductor device and method of making the same
US8124465B2 (en) 2006-03-14 2012-02-28 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device having a source extension region and a drain extension region
JP2007250665A (ja) * 2006-03-14 2007-09-27 Toshiba Corp 半導体装置及びその製造方法
JP2008028324A (ja) * 2006-07-25 2008-02-07 Elpida Memory Inc 半導体装置及びその製造方法
JP4534164B2 (ja) * 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
WO2008096587A1 (ja) * 2007-02-07 2008-08-14 Nec Corporation 半導体装置
US8013398B2 (en) 2007-03-29 2011-09-06 Kabushiki Kaisha Toshiba Semiconductor device
US8124472B2 (en) 2007-03-29 2012-02-28 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device
USRE45462E1 (en) 2007-03-29 2015-04-14 Kabushiki Kaisha Toshiba Semiconductor device
JP2008251688A (ja) * 2007-03-29 2008-10-16 Toshiba Corp 半導体装置及びその製造装置
JP2011527103A (ja) * 2008-06-30 2011-10-20 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド バルク基板上に形成されたダブルゲート及びトライゲートトランジスタ及びそのトランジスタを形成するための方法
US8423945B2 (en) 2010-05-18 2013-04-16 International Business Machines Corporation Methods and systems to meet technology pattern density requirements of semiconductor fabrication processes
JP2012054587A (ja) * 2011-10-24 2012-03-15 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20060034992A (ko) 2006-04-26
TW200625638A (en) 2006-07-16
US20060081896A1 (en) 2006-04-20
KR100612420B1 (ko) 2006-08-16
TWI300271B (en) 2008-08-21

Similar Documents

Publication Publication Date Title
JP2006121074A (ja) 半導体素子及びその製造方法
US8106456B2 (en) SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics
US7271456B2 (en) Semiconductor devices including stress inducing layers
TWI545761B (zh) 半導體元件與其形成方法及ｐ型金氧半電晶體
US7435657B2 (en) Method of fabricating transistor including buried insulating layer and transistor fabricated using the same
TWI446453B (zh) 受應力之場效電晶體以及其製造方法
US20030111699A1 (en) Methods and apparatus for inducing stress in a semiconductor device
WO2005122276A1 (ja) 半導体装置及びその製造方法
KR20070051901A (ko) 고이동도 벌크 실리콘 ｐｆｅｔ
KR20060028575A (ko) 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
KR20100129752A (ko) 리세스된 드레인 및 소스 영역을 갖는 ｎｍｏｓ 트랜지스터와 드레인 및 소스 영역에 실리콘/게르마늄 물질을 갖는 ｐｍｏｓ 트랜지스터를 포함하는 ｃｍｏｓ 디바이스
US8067799B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
US8736016B2 (en) Strained isolation regions
KR20120019214A (ko) 반도체 집적 회로 장치
US8202782B2 (en) Method of manufacturing transistor
US7442612B2 (en) Nitride-encapsulated FET (NNCFET)
KR20110135771A (ko) 반도체 집적 회로 장치의 제조 방법
JP5666451B2 (ja) アクティブ層の厚み減少を伴う歪トランジスタを形成するための構造歪を与えられた基板
CN103325787B (zh) Cmos器件及其制造方法
JPWO2006030505A1 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
KR101785159B1 (ko) 반도체 디바이스 및 그 제조 방법
JP4265890B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
CN111755336A (zh) 场效应管的制备方法、场效应管及半导体衬底
JP2006196757A (ja) 細線状ｍｏｓｆｅｔを含む半導体装置
JP2012248561A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080609

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121030