KR20060034992A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

여기에 개시되는 반도체 소자는 활성영역을 한정하는 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 이격되어 배치된 제2 반도체 패턴들과, 상기 제2 반도체 패턴들과 떨어져서 이들 사이의 제1 반도체 패턴 상에 배치된 절연된 게이트 전극과, 그리고 상기 절연된 게이트 전극 및 상기 제2 반도체 패턴들 사이의 틈들을 채우는 응력발생 패턴들을 포함한다. 상기 응력발생 패턴들은 상기 게이트 전극 하부의 제1 반도체 패턴에 정의되는 채널 영역에 응력을 가하며 이에 따라 캐리어의 이동도를 증가시킬 수 있다.
MOSFET, 캐리어 이동도, 압축응력, 인장응력, 에피탁시얼층,

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 방법에 따라 벌크 실리콘 기판에 형성된 모스 전계효과 트랜지스터를 개략적으로 도시하는 단면도이다.
도 2는 종래 방법에 따라 벌크 실리콘 기판에 형성된 반도체 소자에 대한 평면도이다.
도 3은 도 1의 종래 방법을 에스오아이 기판에 적용할 경우 발생되는 문제점을 설명하기 위한 단면도이다.
도 4a 내지 도 4h는 바람직한 일 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도이다.
도 5는 본 발명의 일 실시예에 따라 형성된 반도체 소자를 개략적으로 도시하는 반도체 기판의 단면도이다.
도 6은 도 5의 반도체 소자에서 채널 영역에 가해지는 응력의 크기를 확인하기 위한 시뮬레이션 결과를 보여주는 도면이다.
도 7a 내지 도 7f는 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따라 형성된 반도체 소자를 개략적으로 도시하는 단면도이다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 소자 형성 방법을 개략적으로 설명하기 위한 도면들이다.
도 11a 및 도 11b는 본 발명의 실시예에 따라 형성된 반도체 소자를 개략적으로 도시하는 단면도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로 더욱 상세하게는 모스 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
모스 전계효과 트랜지스터(MOSFET)는 반도체 집적회로 공정에 널리 사용되는 중요한 소자중의 하나로서, 기판에 형성된 소오스 영역 및 드레인 영역 그리고 이들 영역들 사이에 정의된 채널 상에 형성된 게이트 전극을 포함한다. 게이트 전극은 게이트 절연막에 의해 채널과 절연된다. 모스 전계효과 트랜지스터가 동작할 때, 적절한 바이어스 전압을 게이트 전극에 인가하는 것에 의해 전기장이 생성된다. 전기장은 게이트 전극 아래의 채널 형성을 제어하는데 사용된다. 소오스 영역 및 드레인 영역에도 적절한 바이어스 전압이 인가되어 채널 영역을 가로질러 전기장이 발생되고 이는 캐리어 이동을 제어한다. 예컨대, 채널이 형성되면 (온되면) 소오스 영역으로부터 드레인 영역으로 전자가 흐른다. 하지만, 채널이 형성되지 않으면 (오프되면) 전자가 소오스 영역 및 드레인 영역 사이에서 흐르지 않는다. 이 같은 채널의 온 및 오프 상태에 따라 집적회로의 연결 또는 단절이 제어된다.
채널 영역을 가로지르는 캐리어 (전자 또는 정공)의 속력 또는 속도 (v)는 아래 수식 (1)로 기술된다.
v = μE --- (수식 1)
여기서 E 는 채널 영역을 가로지르는 전기장을 나타내고, μ는 캐리어의 이동도를 나타낸다.
전기장(E)은 일반적으로 일정한 값을 가지기 때문에, 소자의 속도를 향상시키기 위해서는 이동도(μ)를 증가시키는 것이 필요하다.
캐리어의 이동도를 증가시키기 위한 방법으로 에너지띠 간격(bandgap)을 변화시키는 방법들이 알려져 있다.
첫 번째 방법은, 완화된(relaxed) 실리콘-게르마늄층 상에 실리콘층을 형성하는 것이다. 이 방법은 실리콘 기판 상에 실리콘-게르마늄층을 에피탁시얼 방법을 이용하여 성장시키고 실리콘-게르마늄 에피탁시얼층 상에 실리콘층을 에피탁시얼 방법을 이용하여 성장시키는 것을 포함한다. 실리콘 에피탁시얼층은 큰 격자 상수를 갖는 실리콘-게르마늄 에피탁시얼층에 의해 긴장(strained)되고 이는 에너지띠 구조를 변경시키며 결국 캐리어의 이동도가 증가하게 된다. 이와 같은 방법은 실리콘-게르마늄 에피탁시얼층을 완화(relaxing) 시키는 것을 필요로 하며, 이를 위해 여러 노력들이 시도되고 있다.
하지만 이 방법은 긴장된 실리콘-게르마늄층의 형성, 긴장된 실리콘-게르마늄층의 완화 및 실리콘층의 형성이라는 여러 공정들을 필요로 하며 이는 수율의 저하로 이어진다.
두 번째 방법은 채널 영역에 물리적인 응력(stress)을 가하여 채널 영역의 에너지띠 구조를 변경시키는 것이다. 가니(T. Ghani) 등은 이와 같은 방법을 "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistor"라는 명칭으로 technical digest IEDM 2003, p978에 개시한 바 있다. 도 1은 이와 같은 방법을 이용하여 형성된 모스 전계효과 트랜지스터를 개략적으로 도시한다. 도 2는 반도체 소자에 대한 평면도이다. 도 1 및 도 2에서 참조번호 11은 실리콘 기판을, 참조번호 12는 활성영역을, 참조번호 13은 소자분리막을, 참조번호 15는 게이트 절연막을, 참조번호 17은 게이트 전극을 참조번호 19는 실리콘-게르마늄층을, 참조번호 21은 게이트 스페이서를, 참조번호 23은 채널 영역을 가리킨다. 먼저 도 1을 참조하여, 이 방법에 따르면, 소자분리막(13), 게이트 전극(17) 및 게이트 스페이서(21)를 형성한 후 게이트 스페이서(21) 양측의 소오스 및 드레인 영역들이 식각되고 식각된 영역에 실리콘-게르마늄층이(19) 에피탁시얼 방법에 의해 성장한다. 결국, 실리콘-게르마늄층(19)은 스페이서(21) 및 소자분리막(13)에 의해서 둘러싸인다. 실리콘-게르마늄 단결정은 실리콘단결정에 비해서 격자 상수가 크기 때문에, 채널 영역(23)은 화살표 방향으로 압축응력(compressive stress)을 받게 되어 그 에너지띠 구조가 변하게 된다.
여기서 채널 영역(23)에 가해지는 압축응력의 세기는 소자분리막(13)에서부 터 게이트 스페이서(21)까지의 거리(d1), 즉 실리콘-게르마늄층의 폭(D1)에 의존한다. 하지만, 이 거리(d1, D1)는 설계 규정(design rule)에 따라 다양하게 변한다. 따라서 채널 영역에 가하지는 압축응력의 세기를 원하는 대로 조작(engineer)하는 것이 어렵다.
도 2를 참조하면, 하나의 활성영역(12)에 세 개의 모스 전계효과 트랜지스터들이 형성되어 있다. 각각의 모스 전계효과 트랜지스터의 채널 영역이 인가받는 응력의 크기는 실리콘-게르마늄층의 폭(19a ~ 19d)에 의존한다. 그런데, 설계 규정에 따라서 게이트 스페이서(21)로부터 소자분리 영역(13) 사이의 거리(d4, d7) 또는 인접한 게이트 스페이서(21) 사이의 거리(D5, D6)는 서로 다르게 형성될 수 있다. 결과적으로 각 모스 전계효과 트랜지스터의 채널 영역에 서로 다른 세기의 압축응력이 가해지고 이로 인해 각 모스 전계효과 트랜지스터는 서로 다른 속도로 동작하게 된다.
최근 반도체 소자가 고성능, 고속도, 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 여러 문제점들이 발생하고 있다. 예컨대, 전형적인 평면형 모스 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루 (punch-through) 등의 짧은 채널 효과 (short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스 (접합 커패시턴스) 증가, 누설 전류 증가 등의 문제가 발생되고 있다. 이에 따라 에스오아이 (SOI:silicon on insulator) 기판을 이용한 씬 바디 (thin body) 모스 전계효과 트랜지스터 제조 에스오아이 기술이 소개되고 있다. 하지만, 도 1을 참조하여 설명한 방법을 에스오아이 기판을 이용한 모스 전계 효과 트랜지스터 공정에 적용하는 것은 성공적이지 못하며 이를 도 3을 참조하여 설명하기로 한다.
도 3에서 참조번호 11은 지지 기판, 참조번호 53은 매몰 산화막, 참조번호 12는 활성영역 (에스오아이층)을, 참조번호 15는 게이트 절연막을, 참조번호 17은 게이트 전극을, 참조번호 19는 실리콘-게르마늄층을, 참조번호 21은 게이트 스페이서를, 참조번호 23은 채널영역을 가리킨다. 도 3을 참조하면, 에스오아이 기술의 경우, 트랜지스터 형성 후에(실리콘-게르마늄층(19) 형성 후에), 도 1의 소자분리막(13)에 대응하는 절연막이 형성된다. 따라서, 실리콘-게르마늄층(19)에 의해 나타나는 응력은 화살표 방향 (채널영역의 반대 방향)으로 방출되며, 채널영역(23)에는 응력이 가해지지 않게 된다.
따라서 본 발명은 이상에서 언급한 상황을 고려하여 제안되었으며, 본 발명은 설계 규정에 구애받지 않고 소자의 동작 속도를 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들은 반도체 소자형성 방법을 제공한다. 이 방법은 활성영역을 한정하는 제1 반도체 패턴을 형성하고, 상기 제1 반도체 패턴 상에 절연된 게이트 전극을 형성하고, 상기 절연된 게이트 전극 양측의 제1 반도체 패턴 상에 틈들을 두고 제2 반도체 패턴들을 형성하고, 상기 제2 반도체 패턴들 및 상기 절연된 게이트 전극 사이의 틈들을 채우는 응력발 생 패턴들을 형성하는 것을 포함한다.
이 같은 방법에 따르면 상기 응력발생 패턴들은 종래 방법과 달리 소자분리막과 직접 접하지 않으며, 상기 제2 반도체 패턴 및 게이트 전극 사이에 한정된다.
일 실시예에 있어서 상기 제1 반도체 패턴은 실리콘 기판으로 형성되고, 상기 응력발생 패턴들은 실리콘-게르마늄 에피탁시얼층으로 형성된다. 따라서 상기 응력발생 패턴들은 그들 사이의 상기 게이트 전극 아래의 제1 반도체 패턴 (채널 영역)에 대하여 압축응력을 제공한다.
일 실시예에서 상기 제1 반도체 패턴은 실리콘-게르마늄 기판으로 형성되고, 상기 응력발생 패턴들은 실리콘 에피탁시얼층으로 형성된다. 따라서 상기 응력발생 패턴들은 그들 사이의 상기 게이트 전극 아래의 제1 반도체 패턴 (채널 영역)에 대하여 인장응력을 제공한다.
일 실시예에 있어서, 상기 절연된 게이트 전극 양측의 제1 반도체 패턴 상에 틈들을 형성하는 것은, 상기 절연된 게이트 전극의 양측면들 상에 희생 스페이서들을 형성하고, 상기 희생 스페이서들 외측의 제1 반도체 패턴 상에 제2 반도체 패턴들을 형성하고, 상기 희생 스페이서들을 제거하는 것을 포함한다. 따라서 상기 응력발생 패턴들이 자기정렬적인 방식으로 형성된다. 즉 상기 응력발생 패턴들이 상기 희생 스페이서들이 제거된 위치들에 형성된다. 따라서, 상기 채널 영역에 가해지는 압축응력에 영향을 주는 상기 응력발생 패턴들의 폭은 설계 규정이 아니라 상기 희생 스페이서들의 폭에 의해 좌우된다.
일 실시예에 있어서, 상기 틈들에 의해 노출된 제1 반도체 패턴의 상부면이 상기 게이트 전극 아래의 제1 반도체 기판의 상부면보다 낮아지도록 상기 틈들에 의해 노출된 제1 반도체 패턴을 일정 두께 식각하는 것을 더 포함한다. 따라서, 상기 게이트 전극 하부의 제1 반도체 패턴의 높이가 상기 응력발생 패턴들의 저면 보다 더 높게 된다. 이로 인해 상기 게이트 전극 하부의 채널 영역에 더욱 효과적으로 압축응력이 인가될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 패턴이 식각될 때 상기 제2 반도체 패턴의 일부 또는 전부가 제거될 수 도 있다. 이때, 상기 게이트 전극의 식각을 방지하기 위해, 상기 게이트 전극은 도전막 및 그것을 보호하는 캐핑막을 차례로 증착한 후 이들을 패터닝하여 형성할 수 있다.
일 실시예에 있어서, 상기 희생 스페이서들 외측의 제1 반도체 패턴 상에 제2 반도체 패턴들을 형성하는 것은, 에피탁시얼 성장법을 적용하여 상기 희생 스페이스들 외측에 노출된 제1 반도체 패턴 상에 선택적으로 상기 제1 반도체 패턴과 동종의 에피탁시얼 반도체층을 형성하는 것에 의해 이루어진다.
일 실시예에 있어서, 상기 응력발생 패턴들을 형성하는 것은, 에피탁시얼 성장법을 적용하여 상기 제1 및 제2 반도체 패턴들보다 격자 상수가 큰 이종 에피탁시얼 반도체층을 형성하는 것에 의해 이루어진다. 예컨대, 상기 제1 및 제2 반도체 패턴들이 실리콘 단결정일 경우, 상기 이종 에피탁시얼층은 실리콘-게르마늄 단결정으로 형성된다. 실리콘-게르마늄 단결정은 실리콘 단결정에 비해서 격자 상수가 크기 때문에 상기 게이트 전극 하부의 채널 영역이 압축응력을 받게 된다.
일 실시예에 있어서, 상기 응력발생 패턴들을 형성하는 것은, 상기 틈들을 채우도록 전면에 실리콘 질화막을 형성하는 것에 의해 이루어진다.
일 실시예에 있어서, 상기 희생 절연 스페이서를 형성한 후 불순물 이온을 주입하여 소오스/드레인 영역들을 형성하는 것을 더 포함한다. 이에 더하여 상기 희생 절연 스페이서를 제거한 후 불순물 이온을 주입하여 소오스/드레인 확장 영역들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 패턴을 형성하는 것은, 지지 반도체 기판, 매몰 산화막 및 제1 반도체 기판이 차례로 적층된 에스오아이 기판을 준비하고, 활성영역을 한정하는 식각 마스크를 사용하여 상기 매몰 산화막이 노출될 때까지 상기 제1 반도체 기판을 패터닝하는 것을 포함하여 이루어진다.
일 실시예에 있어서, 상기 제1 반도체 패턴을 형성하는 것은, 제1 반도체 기판을 준비하고, 활성영역을 한정하는 식각 마스크를 사용하여 상기 제1 반도체 기판을 소정 깊이 식각하고, 식각된 부분에 절연물질을 채워 소자분리막을 형성하는 것을 포함하여 이루어진다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들은 반도체 소자를 제공한다. 이 반도체 소자는 소오스/드레인 영역들, 채널 영역 및 이들 사이에 위치하며 상기 채널 영역 및 상기 소오스/드레인 영역들보다 표면이 낮은 소오스/드레인 확장 영역들을 포함하는 반도체 패턴과, 상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 채널 영역 및 상기 소오스/드레인 영역들 사이에 정의된 상기 소오스/드레인 확장 영역들 상의 틈들을 채우는 응력발생 패턴들을 포함한다.
이 같은 반도체 소자에 따르면, 응력발생 패턴들이 소오스/드레인 영역들 및 게이트 전극 사이의 틈들에, 즉, 소오스/드레인 확장 영역들 상에 자기정렬적으로 한정되어 있다. 소오스/드레인 영역들 및 게이트 전극 사이의 틈들은 설계 규정에 상관없이 일정하게 유지될 수 있다.
일 실시예에 있어서, 상기 채널 영역의 상부면은 상기 소오스/드레인 확장 영역의 상부면보다 높다. 따라서 보다 효과적으로 압축응력을 상기 채널 영역에 가할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막(층) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막(층)들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막(층)들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 영역 또는 막(층)을 다른 영역 또 는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질(층)로 언급된 막질(층)이 다른 실시예에서는 제2막질(층)로 언급될 수 도 있다.
본 발명은 반도체 소자 형성 방법에 관한 것으로 특히 모스 전계효과 형성 방법 및 그에 따른 모스 전계효과 트랜지스터에 관한 것이다. 이하에서는 일 예로서 p형 모스 전계효과 트랜지스터 및 그 형성 방법에 대해 설명되어질 것이다.
도 4a 내지 도 4h는 바람직한 제1 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 주요 공정 단계에서의 반도체 기판의 단면도이다. 본 실시예는 에스오아이 기판을 이용한 반도체 소자 형성 방법에 관한 것이다.
먼저 도 4a를 참조하여, 먼저 에스오아이 기판(107)을 준비한다. 에스오아이 기판(107)은 널리 알려진 통상적인 방법에 따라 제조된다. 에스오아이 기판(107)은 지지 반도체 기판(101), 매몰 산화막(103) 및 활성영역으로 되는 반도체 기판(105)이 차례로 적층된 구조를 나타낸다. 계속해서 도 4a를 참조하여, 반도체 기판(105) 상에 활성영역을 한정하는 식각 마스크(109)를 형성한다. 식각 마스크(109)에 의해 덮여진 반도체 기판(105)의 영역이 활성영역이 된다.
다음 도 4b를 참조하여, 식각 마스크(109)에 의해 노출된 반도체 기판을 제거하여 활성영역을 한정하는 실리콘 패턴(105A)을 형성한다. 이때, 매몰 산화막(103)이 노출될 때까지 식각 공정이 진행된다. 식각 마스크(109)는 제거된다. 실리콘 패턴(105A)을 형성한 후 채널 도핑을 위한 불순물 이온을 주입한다. 예컨대, p 전계효과 모스 트랜지스터의 경우 채널 도우핑을 위해서 n형 불순물을, n형 전계효과 모스 트랜지스터의 경우 채널 도우핑을 위해서 p형 불순물을 주입한다.
다음 도 4c를 참조하여, 실리콘 패턴(105A) 상에 게이트 절연막(107)을 개재하여 게이트 전극(109)을 형성한다. 먼저 실리콘 패턴(105A) 상에 게이트 절연막 및 게이트 전극막을 형성한 후 이들을 패터닝하여 게이트 절연막(107)에 의해 실리콘 패턴(105A)으로부터 절연된 게이트 전극(109)을 형성한다. 게이트 전극막 상에 캐핑막(미도시)을 더 형성할 수 있다. 캐핑막은 후속 공정으로 형성될 희생 스페이서(115)에 대해서 식각 선택비를 갖는 물질로 형성된다. 예컨대, 캐핑막은 실리콘 산화막으로 형성된다. 게이트 전극(109)은 도전성 물질로 형성되며, 도핑된 폴리 실리콘, 금속물질, 실리사이드 또는 이들의 조합으로 형성될 수 있다.
계속해서 도 4c를 참조하여, 게이트 전극(109) 양측벽들 상에 버퍼층(113)을 형성한다. 버퍼층(113)은 후속 공정으로 형성될 희생 스페이서(115)에 대해서 식각 선택비를 갖는 물질로 형성된다. 여기서 어떤 물질이 다른 물질에 대해서 식각 선택비를 갖는 다는 것은, 선택된 식각 용액 또는 식각 가스에 대해서 다른 물질은 거의 식각되지 않으면서 어느 한 물질이 식각되는 것을 말한다. 예컨대, 버퍼층(111)은 실리콘 산화막으로 형성되고 희생 스페이서(115)는 실리콘 질화막으로 형성될 수 있다. 버퍼층(113)은 예컨대, 기상증착 방법을 이용하여 실리콘 산화막을 형성한 후 에치백 공정을 진행하는 것에 의해 형성될 수 있다. 이로써 실리콘 산화막이 게이트 전극(109) 양측벽들 상에 버퍼층(113)이 남게 된다.
버퍼층(113)에 대해서 식각 선택비를 갖는 스페이서 물질막을 형성한 후 이를 에치백하여 게이트 전극(109) 양측벽들 상에 희생 스페이서(115)를 형성한다. 희생 스페이서(115)는 예컨대 실리콘 질화막으로 형성된다. 희생 스페이서(115)는 소정의 폭(L1)을 갖는다. 희생 스페이서(115)의 폭(L1)은 게이트 전극(109)의 높이, 스페이서 물질막의 증착 두께에 의존하며 이들을 제어하는 것은 아주 용이하다.
게이트 전극(109) 아래의 반도체 패턴은 채널 영역(105C)으로 작용하고, 희생 스페이서 양측의 반도체 패턴은 소오스 영역(105S) 및 드레인 영역(105D)이 형성되는 곳이다. 소오스/드레인 영역들(105S, 105D)을 위한 이온주입 공정은 희생 스페이서(115)를 형성한 이후에 진행된다.
도 4d를 참조하여, 에피탁시얼 성장법을 적용하여 희생 스페이서(115) 외측의 반도체 패턴, 즉, 소오스/드레인 영역들(105S, 105D) 상에 에피탁시얼 실리콘층(117)을 형성한다. 에피탁시얼 실리콘층(117)을 형성할 때, 불순물 이온이 인-시츄로 도우핑될 수 있다. 이에 따르면 에피탁시얼 실리콘층(117)도 소오스/드레인 영역으로 작용한다.
도 4e를 참조하여, 희생 스페이서(115)를 제거한다. 희생 스페이서(115)의 제거는 예컨대, 인산을 사용하여 이루어질 수 있다. 희생 스페이서(115)의 제거로 인해서 에피탁시얼 실리콘층(117) 및 게이트 전극(109) 사이에는 희생 스페이서(115)의 폭(L1)에 상응하는 폭의 틈들(119S, 119D)이 정의된다. 즉, 에피탁시얼 실리콘층(117) 및 실리콘 패턴(105A)에 의해서 계단 구조물이 형성된다. 그리고, 이들 틈들(119S, 119D) 아래의 반도체 패턴은 소오스 확장 영역(105SE) 및 드레인 확장 영역(105DE)이 형성되는 영역이다. 소오스/드레인 확장 영역들(105SE, 105DE)을 위한 이온주입 공정은 희생 스페이서(115)를 제거한 이후에 진행된다.
도 4f를 참조하여, 틈들(119S, 119D) 아래에 노출된 소오스 확장 영역(105SE) 및 드레인 확장 영역(105DE)의 일부를 제거하여 함몰 영역들(119RS, 119RD)을 형성한다. 따라서, 소오스/드레인 확장 영역들(105SE, 105DE)의 상부면은 채널 영역(105C) 및 소오스/드레인 영역들(105S, 105D)의 상부면보다 더 낮게 된다. 즉, 실리콘 패턴(105A)은 함몰 영역들(119RS, 119RD)을 구비하게 된다. 함몰 영역들(119RS, 119RD)은 제거된 희생 스페이서(115) 아래에 자기정렬적인 방식으로 형성되며, 따라서 함몰 영역들(119RS, 119RD)의 폭은 제거된 희생 스페이서(115)의 폭에 상응하는 폭(L1)을 가진다.
여기서, 틈들(119S, 119D) 아래의 반도체 패턴의 일부가 제거될 때, 에피탁시얼 실리콘층(117)의 일부 또는 전부가 제거될 수 있다. 에피탁시얼 실리콘층(117)의 일부가 제거될 경우 소오스/드레인 영역들(105S, 105D) 상에 에피탁시얼 실리콘층(117E)이 잔존한다.
도 4g를 참조하여, 함몰 영역들(119RS, 119D)을 채우도록 에피탁시얼 성장법을 적용하여 실리콘-게르마늄 에피탁시얼층(121)을 형성한다. 실리콘-게르마늄 에피탁시얼층(121)은 함몰 영역들(119RS, 119RD)의 실리콘 패턴 및 잔존하는 에피탁시얼 실리콘층(117E) 상에 선택적으로 성장한다. 함몰 영역들(119RS, 119D)을 채우는 실리콘-게르마늄 에피탁시얼층(121PS, 121PD)(이하에서는 '응력발생 패턴들'이라 칭함)에 의해 채널 영역(105C)은 압축응력을 받게된다. 실리콘-게르마늄 에피탁시얼층은 실리콘 패턴 보다 그 격자 상수가 크다. 따라서, 응력발생 패턴들(121PS, 121PD)은 화살표 방향으로 인장응력을 나타내게 되고 이에 따라 채널 영역(105C)은 압축응력을 받게된다.
응력발생 패턴들(121PS, 121PD)은 제거된 희생 스페이서(115) 아래에 자기정렬적인 방식으로 형성되며 그 폭은 제거된 희생 스페이서(115)의 폭에 의해 결정된다. 따라서 본 발명에 따르면 설계 규정에 상관없이, 즉, 반도체 패턴(105A)의 크기에 상관없이, 응력발생 패턴들(121PS, 121PD)의 폭을 일정하게 형성할 수 있다. 응력발생 패턴들(121PS, 121PD)은 소오스/드레인 영역들(105S, 105D) 및 채널 영역(105C) 사이에 위치한다.
도 4h를 참조하여, 게이트 스페이서(123)를 게이트 전극(109) 양측벽들 상에 형성한다. 게이트 스페이서(123)는 게이트 스페이서 절연막을 형성한 후 이를 에치백하는 것에 의해 형성된다. 게이트 스페이서(123)는 제거된 희생 스페이서(115)의 자리를 채운다.
실리사이드 공정을 진행하여 소오스/드레인 영역들(105S, 105D) 및 게이트 전극(109) 상부에 실리사이드막(미도시)을 형성한다. 여기서, 실리사이드막은 게이트 스페이서(123) 외측의 실리콘-게르마늄층에 형성된다. 따라서 실리사이드 공정에서 소오스/드레인 영역들(105S, 105)의 손실 또는 손상을 방지할 수 있다. 더 나아가서, 게이트 전극(109) 상에도 실리사이드막이 형성될 수 있다. 실리사이드 공정은 잘 알려진 바와 같이 티타늄, 코발트, 니켈 등의 귀금속을 증착한 후 열처리 공정을 진행하는 것에 의해서 이루어질 수 있다. 즉 실리사이드 공정에서 귀금속과 실리콘-게르마늄층이 반응을 하여 실리사이드막을 형성한다.
도 5는 본 발명의 또 다른 실시예에 따라 형성된 반도체 소자를 개략적으로 도시하는 것으로서 도 4e에 후속 하는 공정이다. 앞서 설명한 실시예에서 희생 스페이스(115) 아래의 실리콘 패턴(105A)의 일부를 식각하기 위한 공정이 진행되었으나, 본 실시예는 그와 같은 공정을 생략한다. 따라서 에피탁시얼 실리콘층(117)에 대한 식각도 발생하지 않는다. 따라서 본 실시예에 따르면 도 5에 도시된 바와 같이 응력발생 패턴(121PS, 121PD)은 에피탁시얼 실리콘층(117) 및 게이트 전극(109)에 의해 한정된 틈들(119S, 119D)을 채운다. 본 실시예의 경우, 실리콘 패턴(105A)이 식각되지 않기 때문에, 박막 에스오아이 기술을 이용한 박막 바디 트랜지스터(thin body transistor)에 유용하게 적용될 수 있다.
도 6은 도 5의 반도체 소자에서 채널 영역(105C)에 가해지는 응력의 크기를 확인하기 위한 시뮬레이션(simulation) 결과를 보여주는 도면이다. 시뮬레이션은 반도체 소자 내부에 발생하는 응력을 계산하는 툴(tool)을 사용하여 진행되었다. 시뮬레이션에서 실리콘 패턴(105A)의 두께는 10nm, 에피탁시얼 실리콘층(117)의 두께는 30nm, 응력 발생 패턴인 실리콘-게르마늄층(121)의 두께는 20nm로, 게이트 전극(109)의 길이는 20nm로, 버퍼층(113)의 두께는 5nm로, 게이트 전극(109) 및 에피탁시얼 실리콘층(117) 사이의 거리, 즉 틈들(119S, 119D)의 폭은 50nm로, 매몰 산화막(103)의 두께는 200nm로 설정되었다. 이 같은 반도체 소자에서, 실리콘-게르마늄층(121)에 약 1기가파스칼(GPa)의 응력이 가해졌다. 이에 따라 도 7에 도시된 바와 같이 채널 영역(105C)에 약 233메가파스칼(MPa)의 압축응력이 가해졌다. 200메가파스칼 정도의 응력은 모스 전계효과 트랜지스터에서 약 5% 정도의 온 전류 향상으로 나타난다.
이상의 실시예들은 에스오아이 기판을 이용한 방법을 설명하였다. 하지만, 본 발명의 사상을 벗어나지 아니하는 범위 내에서 벌크 실리콘 기판에도 적용될 수 있으며 이를 도 7a 내지 도 7f를 참조하여 설명을 하기로 한다.
먼저 도 7a를 참조하여, 통상적인 방법에 따라 벌크 실리콘 기판(105)을 준비한다. 실리콘 기판(109) 상에 활성영역을 한정하는 식각 마스크(109)를 형성한다.
도 7b를 참조하여, 식각 마스크(109)를 사용하여 노출된 실리콘 기판(105)을 식각하여 소자분리영역을 한정하는 트렌치를 형성한 후 여기에 절연물질을 채워 소자분리막(106)을 형성한다. 이에 따라 소자분리막(106)에 의해 절연된 활성영역인 실리콘 패턴(105A)이 형성된다. 식각 마스크(109)는 제거되고 채널 형성을 위한 이온 주입 공정이 진행된다. 앞서 설명한 방법과 동일하게 게이트 절연막(107), 게이트 전극(109), 버퍼층(113) 및 희생 스페이서(115)를 형성하고 소오스/드레인 영역들(105S, 105D)을 형성한다.
도 7c를 참조하여, 선택적인 에피탁시얼 성장법을 적용하여, 희생 스페이서(115) 양측의 실리콘 패턴(105A) 상에, 즉, 소오스/드레인 영역들(105S, 105D) 상에 에피탁시얼 실리콘층(117)을 형성한다.
도 7d를 참조하여 인산을 사용하여 희생 스페이서(115)를 제거하고 불순물 이온 주입 공정을 진행하여 소오스/드레인 확장 영역들(105SE, 105DE)을 형성한다. 희생 스페이서(115)의 제거로 인해, 게이트 전극(109) 및 에피탁시얼 실리콘층(117) 사이에 틈들(119S, 119D)이 형성된다. 틈들(119S, 119D) 아래의 실리콘 패턴 은 소오스 확장 영역(105SE) 및 드레인 확장 영역(105DE)이다.
도 7e를 참조하여, 실리콘을 선택적으로 식각하는 가스를 사용하여 에치백 공정을 진행한다. 이에 따라 틈들(119S, 119D) 아래의 실리콘 패턴의 일부가 제거되어 함몰 영역들(119RS, 119RD)이 형성된다. 이때, 에피탁시얼 실리콘층(117)도 제거되며 식각 정도에 따라서 에피탁시얼 실리콘층(117)이 모두 제거될 수 있다. 결과적으로 소오스/드레인 영역들(105S, 105D) 및 채널 영역(105C)의 상부면보다 소오스/드레인 확장 영역들(105SE, 105DE)의 상부면이 더 낮게 된다.
도 7f를 참조하여, 에피탁시얼 성장법을 적용하여 함몰 영역들(119RS, 119RD)을 채우도록 실리콘-게르마늄 에피탁시얼층(121)을 형성한다. 함몰 영역들(11RS, 119RD)을 채우는 실리콘-게르마늄 에피탁시얼층(121PS, 121PD)(응력발생 패턴들)은 채널 영역(105C)에 압축응력을 인가한다.
이 같은 본 실시예에 따르면, 응력발생 패턴들(121PS, 121PD)이 소자분리막(106)과 접하지 않는다. 또한 응력발생 패턴들(121PS, 121PD)이 자기정렬적인 방식으로 형성되어 그 폭이 일정하게 유지된다.
이상에서 설명한 실시예들에서 응력발생 패턴들은 실리콘-게르마늄 에피탁시얼층으로 형성되었으나 여기에 한정되는 것은 아니며 다른 물질로 형성될 수 있다. 예컨대, 반도체 패턴이 실리콘-게르마늄으로 형성될 경우, 응력발생 패턴들은 실리콘 에피탁시얼층으로 형성될 수 있다. 따라서 이 경우 채널 영역(105C)은 인장응력을 받게 되며 이로 인해 n형 모스 전계효과 트랜지스터에서 전자의 이동도가 증가된다. 한편, 틈들 또는 함몰 영역들에 채워질 경우 채널 영역에 대하여 응력을 인 가할 수 있는 어떠한 물질도 사용될 수 있다. 대표적인 것으로서 실리콘 질화물이 있다. 실리콘 질화물은, 적어도 실리콘 원자 및 질소 원자를 포함하는 막질로서, 실리콘질화막(SiN), 실리콘산화질화막(SiON) 등이 있다. 이에 대하여, 도 8a 및 도 8b를 참조하여 이에 대해 설명을 하기로 한다.
앞서 도 4a 내지 도 4e를 참조하여 설명한 공정들을 진행한 후, 실리콘 패턴(105A)의 일부를 식각하여 함몰 영역들(119RS, 119RD)을 형성한다. 앞서 설명한 실시예들과 달리, 에피탁시얼 성장법을 적용하지 않고, 도 8a에 도시된 바와 같이, 화학기상증착법을 사용하여 실리콘 질화막(121)을 형성한다. 함몰 영역들(119RS, 119RD) 내의 실리콘 질화막(121PS, 121PD)은 채널 영역(105C)에 압축응력을 인가한다.
도 8b를 참조하여, 스페이서 절연막으로 실리콘 질화막을 형성한 후 실리콘 질화막에 대한 에치백 공정을 진행하여 게이트 전극(109) 측벽들 상에 게이트 스페이서(123)를 형성한다. 이때 실리콘 질화막에 대한 에치백 공정은 실리콘 패턴(105A)이 노출될 때까지 진행된다.
본 실시예에서 도 5에서와 마찬가지로 실리콘 패턴(105A)에 대한 식각 공정은 진행되지 않을 수 도 있다. 이 경우 도 9에 도시된 바와 같이 채널 영역(105C)에 압축응력을 인가하는 실리콘 질화막(121, 121PS, 121PD)은 에피탁시얼 실리콘층(117) 및 게이트 전극(109) 사이의 틈들(119S, 119D)을 채우도록 형성될 것이다.
또한, 실리콘 질화막으로 응력발생 패턴들을 형성하는 방법은 또한 벌크 실리콘 기판에도 동일하게 적용될 수 있다.
이상에서 설명한 실시예들에 따른 모스 전계효과 트랜지스터 형성 방법은 또한 실리콘 핀을 이용한 이중-게이트 또는 삼중-게이트 모스 전계효과 트랜지스터 공정에도 적용될 수 있다. 도 10a 및 도 10b를 참조하여 이에 대해 설명을 하기로 한다. 도의 간략화를 위해서 지지 반도체 기판 및 매몰 산화막의 도시를 생략하였다.
도 10a를 참조하여, 매몰 산화막 상의 실리콘 기판을 식각하여 활성영역을 한정하는 실리콘 패턴, 즉, 실리콘 핀(205A)을 형성한다. 게이트 전극(209), 희생 스페이서를 형성하고 에피탁시얼 실리콘층을 형성하고 희생 스페이서를 제거하고 함몰 영역들(219RS, 219RD)을 형성한다.
도 10b를 참조하여, 함몰 영역들(219RS, 219RD)을 채우는 응력발생 패턴들(221PS, 221PD)을 형성한다. 응력발생 패턴들(221PS, 221PD)은 에피탁시얼 실리콘-게르마늄층 또는 실리콘 질화막 등으로 형성될 수 있다.
게이트 전극(209)이 실리콘 핀(205A)의 상부면 및 양측면들 상에 형성된다. 마찬가지로 소오스/드레인 영역들(205S, 205D)이 실리콘 핀(205A)의 상부면 및 양측면에 형성된다. 따라서 게이트 전극(209) 및 소오스/드레인 영역들(205S, 205D) 사이에 3면에서 함몰 영역들(219RS, 219RD)이 정의되고 여기에 응력발생 패턴들(221PS, 221PD)이 형성된다. 따라서 채널 영역으로 작용하는 반도체 핀(205A)의 상부면 및 양측면들에 응력이 인가된다. 한편, 게이트 전극(209) 및 반도체 핀(205A) 사이에는 게이트 절연막(미도시)이 개재하는데, 게이트 전극(209) 및 반도체 핀(205A)의 상부면 사이에 두꺼운 절연막이 위치하게 되면 반도체 핀(205A)의 양측면 들만이 채널 영역으로 작용할 것이다.
도 11a 및 도 11b는 본 발명에 따라 각각 에스오아이 기판 및 벌크 기판에 여러 개의 모스 전계효과 트랜지스터들이 형성된 것을 도시한다. 도 11a 및 도 11b를 참조하면, 응력발생 패턴들(121PS, 121PD)들이 모두 게이트 스페이서(121)의 아래에 자기정렬적인 방식으로 위치한다. 또한 응력발생 패턴들(121PS, 121PD)들은 소오스/드레인 영역들(105S, 105D) 및 채널 영역(105C) 사이에 위치한다. 따라서, 설계 규정에 구애됨이 없이 응력발생 패턴들(121PS, 121PD)의 폭을 일정하게 형성할 수 있고 이에 따라 모스 트랜지스터들의 채널 영역들이 실질적으로 동일한 크기의 응력을 인가 받을 수 있다. 예컨대, 게이트 전극 형성을 위한 사진 공정에서 오정렬이 발생하여 또는 설계 규정에 의해 인접한 게이트 전극(109) 사이의 거리(LM1, LM2)가 서로 다르더라도 응력발생 패턴들(121PS, 121PD)의 폭은 게이트 스페이서(123) 아래에 자기정렬되어 일정하게 형성될 수 있다. 응력발생 패턴들(121PS, 121PD)의 크기는 활성영역을 한정하는 반도체 패턴(105A)의 크기에 영향을 받지 않고 일정하게 형성될 수 있다.
실리사이드막(125)은 소오스/드레인 영역들(105S, 105D) 상에 형성된다. 게이트 전극(109) 상에도 실리사이드막이 형성될 수 있다. 도 12b를 참조하면, 벌크 실리콘 기판 상에 형성된 모스 트랜지스터에서 응력발생 패턴들(121PS, 121PD)은 소자분리 영역(106)과 접촉하지 않는다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상의 본 발명에 따르면, 채널 영역에 응력을 인가하는 응력발생 패턴들이 자기정렬적인 방식으로 형성되기 때문에, 설계 규정에 상관없이 일정한 폭의 응력발생 패턴들을 형성할 수 있다.

Claims (39)

  1. 활성영역을 한정하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극;
    상기 게이트 전극의 양측벽에 형성된 게이트 스페이서;
    상기 게이트 스페이서 하부의 제1 반도체 패턴 상에 형성된 응력발생 패턴들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 스페이서 외측의 제1 반도체 패턴 상에 형성된 제2 반도체 패턴들을 더 포함하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 응력발생 패턴들 각각의 양측의 제1 반도체 패턴의 상부면은 상기 응력발생 패턴들의 저면 보다 높은 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 응력발생 패턴들의 크기는 상기 게이트 전극으로부터 상기 제1 반도체 패턴을 둘러싸는 소자분리막까지의 거리에 영향을 받지 않고 일정한 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 응력발생 패턴들은 그들 사이의 제1 반도체 패턴에 대해 압축응력을 인가하는 반도체 소자.
  6. 제 2 항에 있어서,
    상기 응력발생 패턴들은 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴 사이에 한정되는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 반도체 패턴은 실리콘이고, 상기 응력발생 패턴들은 에피탁시얼 실리콘-게르마늄인 것을 특징으로 하는 반도체 소자.
  8. 제 2 항에 있어서,
    상기 제1 반도체 패턴은 실리콘이고, 상기 제2 반도체 패턴은 에피탁시얼 실리콘이고 상기 응력 발생 패턴들은 에피탁시얼 실리콘-게르마늄인 것을 특징으로 하는 반도체 소자.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 응력발생 패턴들은 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극은 상기 제1 반도체 패턴의 상부면 및 양측면들 상에 형성되고,
    상기 응력발생 패턴들은 상기 게이트 스페이서 하부의 제1 반도체 패턴의 상부면 및 양측면들 상에 형성되는 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 게이트 전극 하부의 제1 반도체 패턴의 상부면 및 양측면들에 채널이 형성되는 것을 특징으로 하는 반도체 소자.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 반도체 패턴 아래에 매몰 산화막 및 지지 반도체 기판을 더 포함하는 반도체 소자.
  13. 소오스/드레인 영역들, 채널 영역, 그리고 이들 사이에 위치하며 상기 소오스/드레인 영역들 및 상기 채널 영역보다 표면이 낮은 소오스/드레인 확장 영역들을 포함하는 반도체 패턴;
    상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극;
    상기 소오스/드레인 확장 영역들 상에 형성된 응력발생 패턴들을 포함하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 소오스/드레인 영역들 상에 형성된 에피탁시얼 반도체 패턴들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 반도체 패턴은 단결정 실리콘이고, 상기 응력발생 패턴들은 에피탁시얼 실리콘-게르마늄인 것을 특징으로 하는 반도체 소자.
  16. 제 13 항에 있어서,
    상기 반도체 패턴은 단결정 실리콘이고, 상기 응력발생 패턴들은 실리콘 질화막인 것을 특징으로 하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 게이트 전극 양측벽들 상에 배치된 버퍼층을 더 포함하고,
    상기 압축응력 패턴들은 상기 버퍼층 상으로 연장하고 상기 소오스/드레인 영역들의 표면 일부분으로 연장하며,
    상기 게이트 전극 양측벽들 상에 상기 응력발생 패턴들을 덮는 절연 스페이 서를 더 포함하는 반도체 소자.
  18. 제 14 항에 있어서,
    상기 반도체 패턴은 단결정 실리콘이고, 상기 에피탁시얼 반도체 패턴은 에피탁시얼 실리콘이고, 상기 응력발생 패턴들은 에피탁시얼 실리콘-게르마늄인 것을 특징으로 하는 반도체 소자.
  19. 제 14 항에 있어서,
    상기 반도체 패턴은 단결정 실리콘이고, 상기 에피탁시얼 반도체 패턴은 에피탁시얼 실리콘이고, 상기 응력발생 패턴들은 에피탁시얼 실리콘-게르마늄인 것을 특징으로 하는 반도체 소자.
  20. 제 13 항에 있어서,
    상기 소오스/드레인 영역들 상에 배치된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제 13 항 또는 제 14 항에 있어서,
    상기 응력발생 패턴들의 크기는 상기 게이트 전극으로부터 상기 제1 반도체 패턴을 둘러싸는 소자분리막까지의 거리에 영향을 받지 않고 일정한 것을 특징으로 하는 반도체 소자.
  22. 활성영역을 한정하는 제1 반도체 패턴을 형성하고;
    상기 제1 반도체 패턴 상에 절연된 게이트 전극을 형성하고;
    상기 절연된 게이트 전극 양측의 제1 반도체 패턴 상에 틈들을 두고 제2 반도체 패턴들을 형성하고;
    상기 틈들을 채우는 응력발생 패턴들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  23. 제 22 항에 있어서,
    상기 절연된 게이트 전극 양측의 제1 반도체 패턴 상에 틈들을 형성하는 것은:
    상기 절연된 게이트 전극의 양측벽들 상에 희생 스페이서들을 형성하고;
    상기 희생 스페이서들 외측의 제1 반도체 패턴 상에 상기 제2 반도체 패턴들을 형성하고;
    상기 희생 스페이서들을 제거하는 것을 포함하는 반도체 소자 형성 방법.
  24. 제 23 항에 있어서,
    상기 틈들에 의해 노출된 제1 반도체 패턴의 상부면이 낮아지도록 상기 틈들에 의해 노출된 제1 반도체 패턴의 일부를 식각하는 것을 더 포함하는 반도체 소자 형성 방법.
  25. 제 24 항에 있어서,
    상기 틈들에 의해 노출된 제1 반도체 패턴의 일부가 식각될 때 상기 제2 반도체 패턴의 일부 또는 전부가 식각되는 것을 특징으로 하는 반도체 소자 형성 방법.
  26. 제 23 내지 제 25 항 중 어느 한 항에 있어서,
    상기 희생 스페이서들 외측의 제1 반도체 패턴 상에 제2 반도체 패턴들을 형성하는 것은:
    에피탁시얼 성장법을 적용하여 상기 희생 스페이스들 외측에 노출된 제1 반도체 패턴 상에 선택적으로 에피탁시얼층을 형성하는 것에 의해 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  27. 제 23 항에 있어서,
    상기 응력발생 패턴들을 형성하는 것은:
    에피탁시얼 성장법을 적용하여 상기 제1 및 제2 반도체 패턴들보다 격자 상수가 큰 이종 에피탁시얼층을 형성하는 것에 의해 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  28. 제 27 항에 있어서,
    상기 제1 반도체층은 실리콘으로 형성되고, 상기 제2 반도체 패턴들은 실리콘 에피탁시얼층으로 형성되고, 상기 응력발생 패턴들은 실리콘-게르마늄 에피탁시얼층으로 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
  29. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 응력발생 패턴들을 형성하는 것은:
    상기 틈들을 채우도록 전면에 실리콘 질화막을 형성하는 것에 의해 이루어지고,
    스페이서 절연막을 형성하고;
    상기 제2 반도체 패턴들이 노출될 때까지 상기 스페이서 절연막을 에치백하여 절연막 스페이서들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  30. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 희생 스페이서들을 형성한 후 불순물 이온을 주입하여 소오스/드레인 영역들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  31. 제 30 항에 있어서,
    상기 희생 스페이서들을 제거한 후 불순물 이온을 주입하여 소오스/드레인 확장 영역들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  32. 제 23 항에 있어서,
    상기 제1 반도체 패턴을 형성하는 것은:
    지지 반도체 기판, 매몰 산화막 및 제1 반도체 기판이 차례로 적층된 에스오아이 기판을 준비하고;
    활성영역을 한정하는 식각 마스크를 사용하여 상기 매몰 산화막이 노출될 때까지 상기 제1 반도체 기판을 패터닝하는 것을 포함하여 이루어지는 반도체 소자 형성 방법.
  33. 제 23 항에 있어서,
    상기 제1 반도체 패턴을 형성하는 것은:
    제1 반도체 기판을 준비하고;
    활성영역을 한정하는 식각 마스크를 사용하여 상기 제1 반도체 기판을 소정 깊이 식각하고;
    식각된 부분에 절연물질을 채워 소자분리막을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  34. 활성영역을 한정하는 제1 반도체 패턴을 형성하고;
    상기 제1 반도체 패턴 상에 게이트 절연막을 개재하여 게이트 전극을 형성하고;
    상기 게이트 전극 양측벽들 상에 버퍼층을 개재하여 희생 스페이서를 형성하고;
    상기 희생 스페이서 외측의 제1 반도체 패턴 상에 에피탁시얼 제2 반도체 패턴을 형성하고;
    상기 희생 스페이서를 제거하고;
    상기 스페이서 제거로 인해 노출된 제1 반도체 패턴 상에 응력발생 패턴들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  35. 제 34 항에 있어서,
    상기 희생 스페이서의 제거로 인해 노출된 제1 반도체 패턴의 일부를 식각하는 것을 더 포함하는 반도체 소자 형성 방법.
  36. 제 35 항에 있어서,
    상기 제1 반도체 패턴의 일부를 식각할 때, 상기 에피탁시얼 제2 반도체 패턴의 일부 또는 전부가 제거되는 것을 특징으로 하는 반도체 소자 형성 방법.
  37. 제 34 항 또는 제 35 항에 있어서,
    상기 에피탁시얼 제2 반도체 패턴들 및 게이트 전극 사이의 틈들을 채우는 응력발생 패턴들을 형성하는 것은, 상기 제1 반도체 패턴 및 상기 에피탁시얼 제2 반도체 패턴보다 격자 상수가 큰 이종 에피탁시얼 제3 반도체층을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  38. 제 34 항 또는 제 35 항에 있어서,
    상기 에피탁시얼 제2 반도체 패턴들 및 게이트 전극 사이의 틈들을 채우는 응력발생 패턴들을 형성하는 것은, 실리콘 질화막을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  39. 제 34 항 또는 제 35 항에 있어서,
    상기 제1 반도체 패턴은 상부면 및 양측면을 구비하며,
    상기 게이트 전극은 상기 제1 반도체 패턴의 상부면 및 양측면상에 형성되어 상기 제1 반도체 패턴의 상부면 및 양측면들 상에 채널 영역이 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
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