KR101405311B1 - 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 Download PDF

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Abstract

반도체 잡적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극 측면에 형성된 제1 스페이서 및 게이트 전극에 정렬되어 형성된 소스/드레인 영역을 포함하는 트렌지스터를 형성하고, 반도체 기판 상에 실리사이드 공정을 진행하여 게이트 전극의 상면 및 소스/드레인 영역 상에 실리사이드층을 형성하고, 제1 스페이서의 상부가 일부 드러나도록 반도체 기판 상에 마스크층을 형성하고, 제1 스페이서를 제거하고, 마스크층을 제거하고, 게이트 전극 및 반도체 기판을 덮도록 스트레스막을 형성하는 것을 포함한다.
반도체 집적 회로 장치, 스트레스막

Description

반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치{Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device by the same}
본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
일반적으로, 모스 전계 효과 트랜지스터(MOS Field Effect Transistor; MOSFET)는 반도체 기판 상에 형성된 게이트 전극이 얇은 게이트 절연막에 의해 절연되어 있으며, 게이트 전극 양측에 소스/드레인 영역이 형성되어 있다. 이와 같은 MOS 트랜지스터는 적절한 바이어스 전압을 인가함에 따라 게이트 절연막 하부에 채널 영역이 형성되며, 이러한 바이어스 전압을 적절히 조절하여 된다.
이와 같은 반도체 메모리 소자는 고집적화됨에 따라, 메모리 셀의 크기가 점점 작아지고 있으며, 시장의 요구에 따라 속도도 점점 빨라지고 있다. 이러한 고집적화 및 고속화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위해 다양한 방법이 연구되고 있다. 특히, 고성능의 반도체 소자를 구현하기 위하여 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 연구되고 있다.
전자 또는 정공의 이동도를 증가시키는 방법의 하나로 채널 영역에 물리적인 스트레스(stress)를 가하여 채널 영역의 에너지 밴드(energy band) 구조를 변경시키는 방법이 있다. 예를 들어, N형 트랜지스터는 채널에 인장 스트레스(tensile stress)를 가하는 경우 성능이 향상되며, P형 트랜지스터는 채널에 압축 스트레스(compressive stress)를 가하는 경우 성능이 향상된다.
따라서, 채널 영역에 스트레스를 가하기 위하여 트랜지스터 상부에 스트레스막을 형성하게 된다. 이 때, 스트레스막의 스트레스를 채널 영역에 보다 효과적으로 전달하면서도 반도체 소자가 안정적으로 동작하게 하는 것이 보다 중요해지고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판 상에 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 게이트 전극 측면에 형성된 제1 스페이서 및 상기 게이트 전극에 정렬되어 형성된 소스/드레인 영역을 포함하는 트렌지스터를 형성하고, 상기 반도체 기판 상에 실리사이드 공정을 진행하여 상기 게이트 전극의 상면 및 상기 소스/드레인 영역 상에 실리사이드층을 형성하고, 상기 제1 스페이서의 상부가 일부 드러나도록 상기 반도체 기판 상에 마스크층을 형성하고, 상기 제1 스페이서를 제거하고, 상기 마스크층을 제거하고, 상기 게이트 전극 및 상기 반도체 기판을 덮도록 스트레스막을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 게이트 전극에 정렬되어 형성된 소스/드레인 영역 및 상기 게이트 전극의 상면 및 소스/드레인 영역 상에 형성된 실리사이드층을 포함하며, 상기 게이트 전극 상면의 실리사이드층의 표면 손상도보다 상기 소스/드레인 영역 상의 실리사이드층의 표면 손상도가 적다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 스트래스막과 채널 영역과의 거리가 보다 가까워짐으로써, 스트레스막에서 채널 영역에 보다 효과적으로 스트레스를 인가할 수 있다.
둘째, 제2 스페이서를 제거할 때에 소스/드레인 영역 상의 실리사이드층을 보호함으로써, 실리사이드층의 손상을 방지할 수 있다. 따라서, 실리사이드층의 저항이 증가하고 누설 전류가 증가하는 것을 방지할 수 있다. 즉, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 도면이다.
이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모 호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
먼저, 도 1을 참조하면, 반도체 기판(100)에 활성 영역을 정의하는 소자 분리 영역(102)을 형성한다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 반도체 기판(100)으로는 P형 기판 또는 N형 기판이 사용될 수 있는데 주로 P형 기판이 사용된다. 이 때, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다. 한편, 도면에는 도시하지 않았지만, 반도체 기판(100)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
활성 영역과 비활성 영역을 정의하는 소자 분리 영역(102)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성할 수 있다.
이어서, 도 2를 참조하면, 반도체 기판(100)의 활성 영역 상에 게이트 절연막(110) 및 게이트 전극(120)을 형성한다.
구체적으로 설명하면, 반도체 기판(100) 상에 게이트 절연막용 절연막 및 게이트 전극용 도전막을 차례로 증착한 후 패터닝하여, 게이트 절연막(110) 및 게이트 전극(120)을 형성한다.
게이트 절연막(110)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 물질일 수 있다. 게이트 절연막(130)은 화학 기상 증착법 또는 스퍼터링(sputtering)의 방법으로 증착 할 수 있다.
게이트 전극(120)은 도전체로써, n형 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막 등이 하나 이상 적층된 구조를 가질 수 있다. 게이트 전극(120)에 포함된 금속은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등일 수 있다.
이어서, 도 3을 참조하면, 게이트 절연막(110) 및 게이트 전극(120)의 측면에 제1 스페이서(130)를 형성한다.
제1 스페이서(130)는 반도체 기판(100)에 산화 공정을 진행하여 형성할 수 있다. 산화 공정을 진행하면, 게이트 절연막(110) 및 게이트 전극(120)의 측면에서 반도체 기판까지 연장되어 산화막이 형성된다. 여기서, 게이트 절연막(110) 및 게이트 전극(120) 측면에 형성된 산화막은 제1 스페이서(130)로써, 게이트 전극(120)의 측면을 보호한다. 또한, 제1 스페이서(130)를 형성하기 위한 산화 공정을 진행하는 동안 반도체 기판(100)의 결점 등이 치유되어 형성하려는 반도체 소자의 신뢰성이 향상될 수도 있다.
이어서, 도 4를 참조하면, 제1 스페이서(130) 측면에 제2 스페이서(140)를 형성하고, 게이트 전극(120)에 정렬된 소스/드레인 영역(150)을 형성한다. 여기서, 소스/드레인 영역(150)은 DDD(Double Diffsed Drain) 또는 LDD(Lightly Doped Drain) 구조로 형성될 수 있다.
예를 들어, LDD 구조의 소스/드레인 영역(150)을 형성하는 경우, 우선, 게이트 전극(120)을 마스크로 하여 LDD(Lightly Doped Drain) 구조의 소스/드레인 영 역(150)을 형성하기 위한 저농도 이온 주입을 진행한다. 이어서, 반도체 기판(100) 전면에 컨포말하게 절연막(미도시)을 형성한다. 이 때, 절연막은 예를 들어, 질화막일 수 있다. 절연막은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD)의 방법으로 형성될 수 있으며, 기판(100) 전면에 컨포말하게 형성한다. 이어서, 절연막을 이방성 식각하여 제1 스페이서(130) 측면에 제2 스페이서(140)를 형성한다. 이어서, 제2 스페이서(140)를 마스크로 고농도의 불순물을 주입하여 소스/드레인 영역(150)을 완성한다. 이 때, N형 모스 트랜지스터인 경우, 비소(As) 또는 인(P) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하고, P형 모스 트랜지스터의 경우, 붕소(B), 붕소 불화물(BF2, BF3), 인듐(In) 등을 고농도의 수십 keV의 에너지로 이온 주입을 하여 소스/드레인 영역(150)을 형성할 수 있다.
이어서, 도 5를 참조하면, 실리사이드 공정을 진행하여 게이트 전극(120)의 상면 및 소스/드레인 영역(150) 상에 실리사이드층(162, 164)을 형성한다.
실리사이드층(162, 164)을 형성하기 위해서는 우선, 반도체 기판(100) 전면에 금속층(미도시)을 형성한다. 이 때, 금속층은 스퍼터링(sputtering)의 방법으로 형성할 수 있으며, 예를 들어, Ti, Pt, Pd, Co, Ni 및 W 등으로 형성할 수 있다. 이어서, 반도체 기판(100)을 일정한 공정 조건하에서 열처리하는 어닐링 공정(annealing process)을 진행하여 실리사이드 공정을 진행한다. 그러면, 금속층과 실리콘이 접촉하고 있는 영역에서 실리사이드 반응이 유발되어 실리사이드층(162, 164)이 형성된다. 이어서, 미반응된 금속층을 식각 또는 클리닝 공정에 의해 제거한다.
이어서, 도 6을 참조하면, 제2 스페이서(140) 및 실리사이드층(162, 164)을 완전히 덮도록 마스크층(320)을 형성한다.
마스크층(320)은 후속 공정에서 제2 스페이서(140)를 제거할 때에 반도체 기판(100)을 보호할 수 있는 물질로써 예를 들어, 포토레지스트로 형성할 수 있다.
이어서, 도 7을 참조하면, 제2 스페이서(140)의 상부가 일부 드러나도록 마스크층(320)의 일부를 제거한다.
제2 스페이서(140)의 상부가 일부 드러나도록 마스크층(320)의 일부를 제거하는 것은 에치백(etch back) 공정에 의해 진행할 수 있다. 이 때, 마스크층(320)은 일부만을 제거하여, 반도체 기판(100)이 드러나지 않도록 한다.
이어서, 도 8을 참조하면, 제2 스페이서(140)를 제거한다.
제2 스페이서(140)는 예를 들어, 반응 이온 식각(Reactive Ion Etching; RIE) 등의 건식 식각 공정에 의해 제거할 수 있다. 이 때, 마스크층(320)보다 제2 스페이서(140)의 식각률이 큰 식각 가스를 사용하여 건식 식각 공정을 진행할 수 있다. 그러면, 마스크층(320)은 식각되지 않고, 제2 스페이서(140)만이 식각될 수 있다.
또는, 습식 식각 공정에 의해서 제2 스페이서(140)를 제거할 수 있다. 이 때, 마스크층(320)보다 제2 스페이서(140)의 식각률이 큰 식각액을 사용하여 습식 식각 공정을 진행할 수 있다.
반도체 기판(100) 상에 마스크층(320)을 형성한 후에, 제2 스페이서(140)를 제거하면, 제2 스페이서(140)를 제거하는 공정에 의해 반도체 기판(100)이 손상을 받지 않는다. 즉, 제2 스페이서(140) 제거 공정에서 반도체 기판(100) 및 반도체 기판(100) 상에 형성된 소스/드레인 영역(150) 상의 실리사이드층(164)을 보호할 수 있다. 따라서, 게이트 전극(120) 상면의 실리사이드층의 표면 손상도보다 소스/드레인 영역(150) 상의 실리사이드층의 표면 손상도가 적게 된다. 여기서, 표면 손상도는 식각에 의한 물리적 충격 및 화학적 충격에 따른 표면의 물리적 손상, 저항의 증가, 누설 전류의 발생 및 핫 캐리어의 증가 등을 모두 포함한다.
제2 스페이서(140)를 제거하면, 스트레스막과 채널 영역간의 거리가 보다 근접해지게 된다. 따라서, 후속 공정에서 스트레스막을 형성하여 채널 영역에 스트레스를 인가할 때에, 보다 효과적으로 채널 영역에 스트레스를 인가할 수 있다.
이어서, 도 9를 참조하면, 마스크층(320)을 제거한다. 마스크층(320)은 예를 들어, 습식 식각 공정으로 진행할 수 있다. 마스크층(320)은 포토레지스트 등의 물질로 형성되므로, 제거하기가 수월하여, 마스크층(320)을 제거할 때는 반도체 기판(100)의 손상이 크게 발생하지 않는다.
이어서, 도 10을 참조하면, 게이트 전극(120) 및 반도체 기판(100)을 덮도록 스트레스막(210)을 형성한다. 스트레스막(210)은 예를 들어, SiN 등의 질화막으로 형성할 수 있다.
스트레스막(210)은 인장 스트레스막(tensile stress layer) 또는 압축 스트레스막(compressive stress layer)으로 형성할 수 있다. 여기서, 인장 스트레스막은 예를 들어, LPCVD(Low Pressure Chemical Vapor Deposition)의 방법으로 형성할 수 있다. 또한, 압축 스트레스막은 예를 들어, PECVD(Plasma Enhanced Chemical Vapor Deposition)의 방법으로 형성할 수 있다. 이 때, 압력 및 온도 등의 증착 조건을 적절히 고려하여 인장 스트레스막 및 압축 스트레스막을 구분하여 형성할 수 있다.
한편, 반도체 기판(100) 상에 형성된 트랜지스터는 N형 트랜지스터 또는 P형 트랜지스터일 수 있다. 여기서, 반도체 기판(100) 상에 형성된 트랜지스터가 N형 트랜지스터인 경우, 스트레스막(210)은 인장 스트레스막으로 형성될 수 있다. 또한, 반도체 기판(100) 상에 형성된 트랜지스터가 P형 트랜지스터인 경우, 스트레스막(210)은 압축 스트레스막으로 형성될 수 있다.
트랜지스터 상부에 스트레스막(210)을 형성하면, 채널 영역 상에 스트레스가 인가되어, 반도체 소자의 특성이 보다 향상될 수 있다. 즉, N형 트랜지스터 상에 인장 스트레스막을 형성하는 경우, 전자의 이동도가 좋아지며, P형 트랜지스터 상에 압축 스트레스막을 형성하는 경우, 정공의 이동도가 좋아져, 반도체 소자의 특성이 보다 향상될 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 제2 스페이서(140)를 제거함으로써, 스트레스막(210)과 채널 영역과의 거리를 보다 근접하게 할 수 있다. 따라서, 스트레스막(210)에서 채널 영역에 보다 효과적으로 스트레스를 인가할 수 있다.
또한, 제2 스페이서(140)를 제거할 때에 마스크층(320)에 의해 반도체 기판(100) 상면을 블로킹함으로써, 소스/드레인 영역(150) 상의 실리사이드층(164)을 보호한다. 따라서, 소스/드레인 영역(150)의 실리사이드층(164)이 손상됨에 따라 실리사이드층(164)의 저항이 증가하고 누설 전류가 증가하는 것을 방지할 수 있다. 즉, 반도체 집적 회로 장치의 신뢰성이 향상될 수 있다.
이하, 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다.
도 10을 참조하면, 반도체 집적 회로 장치는 반도체 기판(100) 상에 형성된 게이트 절연막(110), 게이트 절연막(110) 상에 형성된 게이트 전극(120), 게이트 전극(120)에 정렬되어 형성된 소스/드레인 영역(150), 게이트 전극(120)의 상면 및 소스/드레인 영역(150) 상에 형성된 실리사이드층(162, 164), 게이트 전극(120)의 측면에서 실리사이드층(162, 164)이 형성되지 않은 반도체 기판(100)의 상면까지 연장되어 형성된 제1 스페이서(130), 및 게이트 전극(120) 및 반도체 기판(100)을 덮도록 형성된 스트레스막(210)을 더 포함한다.
여기서, 게이트 전극(120) 상면의 실리사이드층(162)의 표면 손상도보다 소스/드레인 영역(150) 상의 실리사이드층(164)의 표면 손상도가 더 적다.
또한, 소스/드레인 영역(150) 상의 실리사이드층(164)은 게이트 전극(120)에서 소정 간격 이격되어 형성되며, 실리사이드층(164)이 형성되지 않은 반도체 기판(100)의 표면의 손상도는 소스/드레인 영역(150) 상의 실리사이드층(164)의 손상도보다 크다.
게이트 전극(120)과 실리사이드층(164) 사이의 반도체 기판(100) 영역에는 게이트 전극(120)의 측면에서부터 연장된 제1 스페이서(130)가 형성되며, 제1 스페이서(130)는 산화막으로 형성될 수 있다. 여기서, 제1 스페이서(130)는 게이트 절 연막(110)와 비슷하거나 게이트 절연막(110)보다 적은 두께로 형성될 수 있다.
스트레스막(210)은 인장 스트레스막(tensile stress layer) 또는 압축 스트레스막(compressive stress layer)일 수 있다.
한편, 반도체 기판(100) 상에 형성된 트랜지스터는 N형 트랜지스터 또는 P형 트랜지스터일 수 있다. 여기서, 반도체 기판(100) 상에 형성된 트랜지스터가 N형 트랜지스터인 경우, 스트레스막(210)은 인장 스트레스막일 수 있다. 또한, 반도체 기판(100) 상에 형성된 트랜지스터가 P형 트랜지스터인 경우, 스트레스막(210)은 압축 스트레스막일 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 질화막 등으로 형성되어 소스/드레인 영역(150)의 저농도 영역 상부에 형성되는 스페이서가 없기 때문에, 스트레스막(210)과 채널 영역과의 거리가 보다 가깝게 된다. 따라서, 스트레스막(210)에서 채널 영역에 보다 효과적으로 스트레스를 인가할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 소스/드레인 영역(150) 상의 실리사이드층(164)은 공정 진행 중에 손상이 최소화 될 수 있다. 따라서, 게이트 전극(120) 상부에 형성된 실리사이드층(162)보다 표면의 손상도가 적게 된다. 따라서, 소스/드레인 영역(150) 상의 실리사이드층(164)의 손상에 따른 누설 전류 증가, 실리사이드 저항 증가 등을 방지함으로써, 보다 신뢰성이 향상된 반도체 집적 회로 장치를 제공할 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 102: 소자 분리 영역
110: 게이트 절연막 120: 게이트 전극
130: 제1 스페이서 140: 제2 스페이서
150: 소스/드레인 영역 162, 164: 실리사이드층
210: 스트레스막 320: 마스크층

Claims (19)

  1. 반도체 기판 상에 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 게이트 전극 측면에 형성된 제1 스페이서 및 상기 게이트 전극에 정렬되어 형성된 소스/드레인 영역을 포함하는 트렌지스터를 형성하고,
    상기 반도체 기판 상에 실리사이드 공정을 진행하여 상기 게이트 전극의 상면 및 상기 소스/드레인 영역 상에 실리사이드층을 형성하고,
    상기 제1 스페이서의 상부가 일부 드러나도록 상기 반도체 기판 상에 마스크층을 형성하고,
    상기 마스크층을 식각 마스크로 이용하여, 상기 제1 스페이서를 제거하고,
    상기 마스크층을 제거하고,
    상기 게이트 전극 및 상기 반도체 기판을 덮도록 스트레스막을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 스페이서의 상부가 일부 드러나도록 상기 반도체 기판 상에 마스크층을 형성하는 것은,
    상기 제1 스페이서 및 상기 실리사이드층을 완전히 덮도록 마스크층을 형성하고,
    상기 제1 스페이서의 상부가 일부 드러나도록 상기 마스크층의 일부를 제거 하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 스페이서의 상부가 일부 드러나도록 상기 마스크층의 일부를 제거하는 것은 에치백(etch back) 공정에 의해 진행하는 반도체 집적 회로 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 마스크층은 포토레지스트로 형성하는 반도체 집적 회로 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 마스크층은 상기 소스/드레인 영역 상부를 덮는 반도체 집적 회로 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 스페이서를 제거하는 것은 건식 식각에 의해 진행하는 것을 포함하고,
    상기 건식 식각은 상기 마스크층보다 상기 제1 스페이서에 대한 식각율이 큰 식각 가스를 사용하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 마스크층을 형성하는 것은 상기 게이트 전극의 상면에 형성된 실리사이드층은 노출시키고, 상기 소스/드레인 영역 상에 형성된 실리사이드층은 비노출시키는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 제1 스페이서 내측면에서 상기 제1 스페이서 밑면에까지 연장된 제2 스페이서를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
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