KR20060000912A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 고종횡비를 갖으며 도전패턴의 측면에 얼라인되는 콘택 식각 공정에서 미스얼라인에 따른 도전패턴의 어택을 방지하며, 콘택 낫 오픈 형상을 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 콘택 스페이서용 제1절연막을 형성하는 단계; 전면식각을 실시하여 상기 오픈부 상의 상기 콘택 스페이서 제1절연막을 제거하여 제1콘택 스페이서를 형성하는 단계; 상기 제1콘택 스페이서가 형성된 프로파일을 따라 콘택 스페이서용 제2절연막을 형성하는 단계; 및 전면식각을 실시하여 상기 오픈부 상의 상기 콘택 스페이서용 제2절연막을 제거하여 제2콘택 스페이서를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SAC, 콘택홀, 플러그, 콘택 스페이서, 스토리지노드 콘택 플러그.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1은 스토리지노드용 콘택홀이 형성된 반도체 소자를 도시한 평면 SEM 사진.
도 2a 내지 도 2d는 종래기술에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도.
도 3은 비트라인이 형성된 반도체 소자를 도시한 평면도.
도 4a 내지 도 4e는 도 3을 a-a' 방향으로 절취한 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400: 기판 401 : 제1층간절연막
402 : 셀콘택 플러그 403 : 제2층간절연막
404 : 비트라인 전도막 405 : 비트라인 하드마스크
406 : 비트라인 스페이서 407 : 제3층간절연막
411b : 제1콘택 스페이서 413 : 제2콘택 스페이서
414 : 스토리지노드 콘택 플러그
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 하부의 SAC 페일 및 콘택 낫 오픈(Contact not open)을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
도 1은 스토리지노드용 콘택홀이 형성된 반도체 소자를 도시한 평면 SEM 사진이다.
도 1을 참조하면, 종횡비의 증가로 스토리지노드용 콘택홀 형성시 미스얼라인이 발생할 경우 비트라인의 어택을 방지하기 위해 과도한 폴리머 발생 식각 레시피를 적용한 결과 'X'로 표시된 부분에서 콘택 낫 오픈이 발생하게 됨을 알 수 있다.
따라서, 미스얼라인시 어택받아 노출된 비트라인 전도막과 스토리지노드 콘택 사이의 전기적 단락을 방지하기 위해 콘택 스페이서가 도입되었다.
이하, 전술한 콘택 스페이서를 이용한 스토리지노드용 콘택홀 공정을 살펴 보는 바, 도 2a 내지 도 2d는 종래기술에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 웰 및 트랜지스터와 같은 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(200) 상에 제1층간절연막(201)을 형성한다.
제1층간절연막(201)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
참고로, 여기서 게이트전극 패턴은 생략되었다.
이어서, 제1층간절연막(201)을 선택적으로 식각하여 기판(200)의 불순물 확산영역(도시하지 않음)을 노출시키는 콘택홀을 형성한다. 이 때, SAC 식각 공정을 적용한다.
이어서, 콘택홀을 매립하도록 폴리실리콘 등의 전도막을 증착한 다음, 게이트 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 복수의 셀콘택 플러그(202)를 형성한다.
이어서, 셀콘택 플러그(202)가 형성된 전면에 제2층간절연막(203)을 형성한다. 제2층간절연막(203)은 제1층간절연막(201)과 실질적으로 동일한 산화막 계열의 물질막 또는 저유전율막을 사용한다.
이어서, 도면에 도시되지는 않았지만, 제2층간절연막(203)을 선택적으로 식각하여 셀콘택 플러그(202) 중 일부를 노출시킴으로써 비트라인 형성 영역을 정의한 다음, 셀콘택 플러그(202) 형성 공정과 유사한 공정으로 비트라인 콘택 플러그(도시하지 않음)를 형성한다. 이어서, 비트라인 콘택 플러그에 전기적으로 접속된 비트라인(B/L)을 형성한다.
비트라인은 비트라인 하드마스크(205)/비트라인 전도막(204)이 적층 구조와 그 측벽에 형성된 질화막 계열의 스페이서(206)를 포함한다. 비트라인 전도막(204)은 통상 폴리실리콘, W, WN, WSix의 단독 또는 이들의 조합된 형태를 이용한다.
비트라인 하드마스크(205)는 후속 스토리지노드용 콘택홀 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 비트라인 전도막(204)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
스페이서(206)는 비트라인(B/L)이 형성된 프로파일을 따라 후속 SAC 방식을 이용한 식각 공정에서 비트라인(B/L) 등 하부 구조의 어택을 방지하기 위해 사용한다.
스페이서(206)의 경우 비트라인(B/L)이 형성된 프로파일을 따라 질화막 계열의 절연막을 증착한 다음, 전면식각을 통해 비트라인(B/L) 측벽에 형성한다.
다음으로, 비트라인(B/L)이 형성된 전체 구조 상부에 산화막 계열의 제3층간절연막(207)을 형성한다. 제3층간절연막(207) 또한 제1 및 제2층간절연막(201, 203)과 유사한 산화막 계열의 물질막을 사용한다.
이어서, 제3층간절연막(207) 상에 스토리지노드용 콘택홀 형성을 위한 포토레지스트 패턴(208)을 형성한다. 포토레지스트 패턴(208)과 하드마스크용 제3층간절연막(207) 사이에 난반사 방지와 접착력 증대의 목적으로 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
한편, 홀 패턴의 사이즈 감소에 따라 각 패턴 형성 영역에 대해 100% 정확한 얼라인이 이루어지지 않을 가능성도 갈수록 증가하고 있으며, 도 2a에서 포토레지스트 패턴(208) 형성시 화살표 방향으로 약간의 미스얼라인이 발생한 상태를 확인할 수 있다.
계속해서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(208)을 식각마스크로 제3층간절연막(207)과 제2층간절연막(203)을 식각하여 비트라인(B/L)의 측면에 얼라인되면서 스토리지노드 콘택이 이루어질 셀콘택 플러그(202)를 노출시키는 오픈부(209) 즉, 스토리지노드용 콘택홀을 형성한다.
이어서, 애싱(Ashing) 또는 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(208)을 제거한다.
전술한 오픈부(209) 형성 공정은 대체적으로, 제3 및 제2층간절연막(207, 203)과 비트라인 하드마스크(205)의 식각선택비를 이용한 SAC 식각 공정으로, 포토레지스트 패턴(208)을 식각마스크로 제3 및 제2층간절연막(207, 203)을 식각하여 식각정지막(도시하지 않음)에서 식각 멈춤을 하는 SAC 식각 공정과, 식각정지막과 스페이서 등을 제거하여 셀콘택 플러그(202)를 노출시키는 오픈부(209) 오픈 공정 및 오픈부(209)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
한편, 도 2a의 미스얼라인이 발생된 부분에서 SAC 식각 공정시 비트라인(B/L)에 대한 어택비 잘샹하여 도면부호 '210'과 같이 비트라인 전도막(204)이 노출되게 된다.
이러한 비트라인 전도막(204)의 노출은 후속 스토리지노드 콘택과의 전기적 단락을 유발하므로 이를 방지할 필요가 있다.
따라서, 도 2c에 도시된 바와 같이, 오픈부(209)가 형성된 프로파일을 따라 질화막 계열의 콘택 스페이서용 절연막(211a)를 얇게 증착한다.
콘택 스페이서는 비트라인 전도막(204)의 노출 및 후속 세정 공정 등에서 이어지는 비트라인 전도막(204)의 어택을 방지하기 위한 것이며, 그 증착 두께가 두꺼울 경우 콘택 저면의 임계치수(Critical Dimension; 이하 CD라 함)가 감소하므로 최소한의 두께로 증착하는 것이 바람직하다.
이어서, 도 2d에 도시된 바와 같이, 추가의 세정 공정을 실시하여 콘택(209) 저면에서의 콘택 스페이서를(211a)를 제거한다.
이 과정에서 콘택 스페이서용 절연막(211a)은 콘택홀(209)의 식각 프로파일 측면에만 잔류함으로써, 콘택 스페이서(211b)가 형성된다.
한편, 미스얼라인에 의해 도 2b의 공정에서와 같이 비트라인 전도막(204)에 대한 과도한 어택이 발생된 부분(210)은 콘택 스페이서(211b)의 세정 공정에서 도면부호 '212'와 같이 취약 부분(Weak point)으로 되어 후속 스토리지노드 콘택 플러그와의 누설 전류 발생 및 전기적 단락의 문제를 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고종횡비를 갖으며 도전패턴의 측면에 얼라인되는 콘택 식각 공정에서 미스얼라인에 따른 도전패턴의 어택을 방지하며, 콘택 낫 오픈 형상을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도층 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 콘택 스페이서용 제 1절연막을 형성하는 단계; 전면식각을 실시하여 상기 오픈부 상의 상기 콘택 스페이서 제1절연막을 제거하여 제1콘택 스페이서를 형성하는 단계; 상기 제1콘택 스페이서가 형성된 프로파일을 따라 콘택 스페이서용 제2절연막을 형성하는 단계; 및 전면식각을 실시하여 상기 오픈부 상의 상기 콘택 스페이서용 제2절연막을 제거하여 제2콘택 스페이서를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
80nm 이하의 최소 선폭의 디자인룰이 적용되는 반도체 소자에서 스토리지노드용 콘택홀 형성과 같이 종횡비가 크고 정확도가 요구되는 오픈부 형성 공정은 콘택 오픈과 동시에 미스얼라인시 오픈부의 식각 프로파일이 얼라인되는 도전패턴(예컨대, 비트라인)에 대한 어택을 방지하기 위해 고선택비의 SAC 식각 공정의 리시피(Recipe)를 적용한다. 이 경우 종횡비가 증가함에 따라 적용되는 SAC 식각 레시피의 경우 고선택비를 얻기 위해 과도한 폴리머 발생을 유발하고 이에 다라 콘택 저면의 CD가 감소하고, 심할 경우 콘택 낫 오픈 현상을 유발한다.
이에 본 발명은, 종횡비 증가시에도 콘택 오픈과 동시에 도전패턴의 어택에 의한 후속 콘택 플러그와의 전기적 단락 방지를 위해 SAC 식각 보다 낮은 준(Semi) SAC 식각 레시피를 적용하고, 이에 따른 도전패턴의 어택은 콘택 스페이서를 2중으로 증착하여, 1차 콘택 스페이서로는 식각시 발생된 비트라인의 어택 부분을 보상하고, 2차 콘택 스페이서로는 비라인 어택으로 인한 후속 콘택 플러그와의 전기적 단락을 보상한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3은 비트라인이 형성된 반도체 소자를 도시한 평면도이다.
도 3을 참조하면, x방향으로 확장된 라인 형태의 게이트전극 G1과 G2가 일정 간격으로 배치되어 있고, 두 게이트전극 G1과 G2 사이에 셀콘택 플러그 P1 ∼ P3가 형성되어 있으며, 게이트전극(G1, G2)과 교차하는 y방향으로 확장된 라인 형태의 4개의 비트라인(B/L1 ∼ B/L4)이 배치되어 있다.
도 4a 내지 도 4e는 도 3을 a-a' 방향으로 절취한 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 스토리지노드용 콘택홀 형성 공정을 살펴본다.
한편, 후술하는 본 발명의 오픈부 형성 공정에서는 스토리지노드용 콘택홀 형성 공정을 그 예로 하고 있으나, 이외에 셀콘택 플러그 형성을 위한 콘택홀 형성 공정과 비트라인 콘택을 위한 콘택홀 형성 공정 등 다양한 형태의 콘택홀 형성 공정에 응용이 가능하며, 콘택홀 형성을 위한 패턴의 형태로 T-타입, I-타입, 홀-타입 등 다양한 형태에도 응용이 가능하다.
먼저, 도 4a에 도시된 바와 같이, 웰 및 트랜지스터와 같은 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(400) 상에 제1층간절연막(401)을 형성한다.
제1층간절연막(401)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
참고로, a-a' 방향의 절취 단면에서는 게이트전극 패턴이 나타나지 않는다.
이어서, 제1층간절연막(401)을 선택적으로 식각하여 소스/드레인과 같은 기판(400)의 불순물 확산영역(도시하지 않음)을 노출시키는 콘택홀을 형성한다. 이 때, SAC 식각 공정을 적용한다.
이어서, 콘택홀을 매립하도록 폴리실리콘 등의 전도막을 증착한 다음, 게이트 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 복수의 셀콘택 플러그(402, P1 ∼ P3)를 형성한다.
여기서는 셀콘택 플러그(402) 물질로 폴리실리콘을 사용하는 것을 예로 하였지만, 이외에도 비정절실리콘, 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 실리콘막 등 실리콘을 포함하는 모든 전도막에 응용이 가능하다.
이어서, 셀콘택 플러그(402)가 형성된 전면에 제2층간절연막(403)을 형성한다. 제2층간절연막(403)은 제1층간절연막(401)과 실질적으로 동일한 산화막 계열의 물질막 또는 저유전율막을 사용한다.
이어서, 도면에 도시되지는 않았지만, 제2층간절연막(403)을 선택적으로 식각하여 셀콘택 플러그(402) 중 일부를 노출시킴으로써 비트라인 형성 영역을 정의한 다음, 셀콘택 플러그(602) 형성 공정과 유사한 공정으로 비트라인 콘택 플러그(도시하지 않음)를 형성한다. 이어서, 비트라인 콘택 플러그에 전기적으로 접속된 비트라인(B/L1 ∼ B/L4)을 형성한다.
비트라인(B/L1 ∼ B/L3)은 비트라인 하드마스크(405)/비트라인 전도막(404)의 적층 구조와 그 측벽에 형성된 질화막 계열의 스페이서(406)를 포함한다.
비트라인 전도막(404)은 통상 폴리실리콘, 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드의 단독 또는 이들의 조합된 형태를 이용한다.
비트라인 하드마스크(405)는 후속 스토리지노드용 콘택홀 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 미스얼라인이 발생할 경우 비트라인 전도막(404)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
비트라인(B/L1 ∼ B/L4)은 비트라인 콘택 플러그와 비트라인 전도막(404) 사이에 배리어막을 가지며, 배리어막은 Ti, TiN, Ta, TaN 등이 단독 또는 조합된 구조를 갖는다. 이러한 배리어막으로 가장 널리 이용되는 Ti/TiN 구조의 경우 100Å ∼ 1000Å의 두께를 갖도록 하는 것이 바람직하다.
비트라인 전도막(404)으로 텅스텐을 이용할 경우 300Å ∼ 1000Å의 두께를 갖도록 하는 것이 바람직하며, 비트라인 하드마스크(405)로 실리콘질화막을 사용하는 경우 2000Å ∼ 4000Å의 두께를 갖도록 하는 것이 바람직하다.
비트라인(B/L1 ∼ B/L4) 패터닝을 위한 식각 공정에서, 비트라인 하드마스크 (405)로 실리콘질화막을 사용하는 경우 CF4/CHF3/O2/Ar 등의 가스 조합을 이용하며, 20mTorr ∼ 70mTorr의 압력 하에서 300W ∼ 1000W의 파워를 사용한다. 또한, 비트라인(B/L1 ∼ B/L4) 패터닝을 위한 식각 공정에서, 비트라인 전도막(404)으로 텅스텐을 이용할 경우 SF6/BCl3/N2/Cl2 등의 가스 조합을 이용하며, 20mTorr ∼ 70mTorr의 압력 하에서 300W ∼ 1000W의 파워를 사용한다.
스페이서(406)는 비트라인(B/L1 ∼ B/L4)이 형성된 프로파일을 따라 스페이서용 절연막을 증착한 다음, 비트라인(B/L1 ∼ B/L4) 측벽에서만 스페이서 형태로 남도록 전면식각을 실시함으로써 형성되며, 스페이서용 절연막 증착시 50Å ∼ 100Å의 두께를 갖도록 하는 것이 바람직하다.
또한, 전면식각시에는 CF4/CHF3/O2 등의 가스 조합을 이용하며, 20mTorr ∼ 70mTorr의 압력 하에서 300W ∼ 1000W의 파워를 사용한다.
이어서, 비트라인(B/L1 ∼ B/L4)이 형성된 전면에 제3층간절연막(407)을 형성한다. 제3층간절연막(407) 또한 제1 및 제2층간절연막(401, 403)과 유사한 물질을 사용한다.
제3층간절연막(647)으로 HDP 산화막을 사용하는 경우 5000Å ∼ 10000Å의 두께로 증착하는 것이 바람직하다.
이어서, 제3층간절연막(407) 상에 스토리지노드용 콘택홀 형성을 위한 마스크 패턴(408)을 형성한다.
한편, 홀 패턴의 사이즈 감소에 따라 각 패턴 형성 영역에 대해 100% 정확한 얼라인이 이루어지지 않을 가능성도 갈수록 증가하고 있으며, 도 4a에서 마스크 패턴(408) 형성시 화살표 방향으로 약간의 미스얼라인이 발생한 상태를 확인할 수 있다.
여기서, 마스크 패턴(408)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 희생 하드마스크를 포함할 수도 있고, 희생 하드마스크 만을 지칭할 수도 있다.
즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 하부 구조 사이에 사용한다.
이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
희생 하드마스크로는 전술한 물질막 이외에 Al막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막, 아 모르포스 카본막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용할 수 있다.
계속해서, 도 4b에 도시된 바와 같이, 마스크 패턴(408)을 식각마스크로 제3층간절연막(407)과 제2층간절연막(403)을 식각하여 비트라인(B/L1 ∼ B/L4)에 얼라인되면서 스토리지노드 콘택이 이루어질 셀콘택 플러그(402)를 노출시키는 오픈부(409) 즉, 스토리지노드용 콘택홀을 형성한다. 이 때, 셀콘택 플러그(402) 상부의 일정 지점에서 1차 SAC 식각 공정의 멈춤이 일어나도록 한 다음, 2차의 식각 공정을 실시할 수도 있다.
마스크 패턴(408)이 포토레지스트 패턴과 희생 하드마스크가 적층된 형태일 경우 희생 하드마스크 형성 후, 포토레지스트 스트립 공정을 통해 포토레지스트 패턴을 제거함으로써, 후속 식각 공정시 잔류하는 포토레지스트 패턴에 의한 패턴 변형(Deformation)을 방지할 수 있도록 한다.
한편, 본 발명에서는 통상의 SAC 식각 공정의 레시피와는 달리 질화막과 산화막의 식각선택비가 5:1 ∼ 10:1정도인 준 SAC 식각 레시피를 적용한다.
한편, 1차 SAC 식각 공정 후 포토레지스트 스트립 공정을 실시할 수도 있다.
오픈부(409) 형성시 상기한 식각 레시피를 갖도록 하는 예로 C4F8/C5F8/C4F6/CH2F2 /Ar/O2/CO/N2의 가스 조합을 이용하며, 15mTorr ∼ 50mTorr의 압력 하에서 1000W ∼ 2000W의 파워를 사용한다.
이어서, 마스크 패턴(408)이 포토레지스트 패턴 만으로 이루어진 경우 포토 레지스트 스트립 공정을 실시하며, 포토레지스트 패턴과 희생 하드마스크가 적층된 구조 때문에 앞서 포토레지스트 패턴을 제거한 경우에는 희생 하드마스크를 제거한다. 한편, 경우에 따라서는 희생 하드마스크를 제고하지 않고 후속 플러그 아이솔레이션을 위한 평탄화 공정에서 제거할 수도 있다.
이어서, 오픈부(409) 저면의 오픈 면적을 넓히고 식각시 잔류물을 제거하기 위해 세정 공정을 실시한다. 이 때, H2SO4와 H2O2가 혼합된 용액이나 HF와 NH4F의 비가 300:1 정도의 BOE(Buffered Oxide Etchant)를 사용한다.
이어서, 도 4c에 도시된 바와 같이, 오픈부(409)가 형성된 프로파일을 따라 콘택 스페이서용 제1절연막(411a)을 형성한다.
제1콘택 스페이서는 오픈부(409) 형성을 위한 식각 공정에서 도면부호 '410'과 같이 어택받은 비트라인을 보상하기 위한 것으로 질화막 계열을 사용하며, 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 방식으로 증착하며, 50Å ∼ 200Å의 얇은 두께로 형성하는 것이 바람직하다.
이어서, 도 4d에 도시된 바와 같이, 전면식각을 실시하여 오픈부(409) 저면에서의 콘택 스페이서용 제1절연막(411a)을 제거하며 제1콘택 스페이서(411b)를 형성한다.
제1콘택 스페이서(411b) 형성을 위한 전면식각시 식각 레시피의 예로 C4F8/CHF3/CF4/Ar/O2/CO/N2의 가스 조합을 이용하며, 15mTorr ∼ 50mTorr의 압력 하에서 300W ∼ 1500W의 파워를 사용한다.
전면식각시 식각 타겟을 콘택 스페이서용 제1절연막(411a)의 50% 이상으로 하여 오픈부(409) 저면의 CD 축소를 최소화한다.
한편, 비트라인에 대한 어택이 심한 경우 제1콘택 스페이서(411b)를 사용하여 어택된 부분을 보상하여도 도면부호 '412'와 같은 취약 부분이 남게 된다.
따라서, 도 4e에 도시된 바와 같이, 제1콘택 스페이서(411b)가 형성된 프로파일을 따라 스페이서용 제2절연막을 형성한다.
제2콘택 스페이서는 제1콘택 스페이서(411) 형성 후에도 여전히 존재하는 취약한 부분을 통한 비트라인의 어택과 이를 통한 후속 스토리지노드와의 전기적 단락을 방지하기 위한 것으로 질화막 계열을 사용하며, 저압화학기상증착 방식으로 증착하며, 50Å ∼ 200Å의 얇은 두께로 형성하는 것이 바람직하다.
이어서, 전면식각을 실시하여 오픈부(409) 저면에서의 콘택 스페이서용 제2절연막(413a)을 제거함으로써, 제2콘택 스페이서(413)를 형성한다.
콘택 스페이서용 제2절연막에 대한 전면식각시 식각 레시피의 예로 C4F8/CHF3/CF4/Ar/O2/CO/N2의 가스 조합을 이용하며, 15mTorr ∼ 50mTorr의 압력 하에서 300W ∼ 1500W의 파워를 사용한다.
이어서, 플러그 형성용 전도막 증착 전 세정 공정을 실시한다. 제2콘택 스페이서(413b)에 의해 전 세정 공정시 사용하는 BOE 등의 케미컬에 의한 비트라인의 취약 부분에서의 어택을 방지할 수 있다.
계속해서, 오픈부(409) 저면이 오픈된 기판(400) 전면에 스토리지노드 콘택 플러그 형성용 전도막을 증착하여 오픈부(409)를 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, CMP 또는 전면식각 공정을 실시하여 오픈부(409)를 통해 셀콘택 플러그(402)와 전기적으로 도통되고 그 상부가 평탄화되며 아이솔레이션이 이루어진 스토리지노드 콘택 플러그(414)를 형성한다.
스토리지노드 콘택 플러그(414)용 전도막은 오픈부(409)를 충분히 매립할 수 있을 정도인 2000Å ∼ 4000Å 정도의 두께로 증착하는 것이 바람직하다.
한편, 스토리지노드 콘택 플러그(414)용 전도막으로 폴리실리콘을 사용하며, 평탄화 공정으로 전면식각 공정을 이용할 경우, C2F6/ Cl2/HBr/CHF3 등의 가스 조합을 이용하며, 5mTorr ∼ 15mTorr의 압력 하에서 100W ∼ 500W의 파워를 사용한다.
전술한 바와 같이 이루어지는 본 발명은, 종횡비 증가시에도 콘택 오픈과 동시에 도전패턴의 어택에 의한 후속 콘택 플러그와의 전기적 단락 방지를 위해 SAC 식각 보다 낮은 준 SAC 식각 레시피를 적용하고, 이에 따른 도전패턴의 어택은 콘택 스페이서를 2중으로 증착하여, 1차 콘택 스페이서로는 식각시 발생된 비트라인의 어택 부분을 보상하고, 2차 콘택 스페이서로는 비라인 어택으로 인한 후속 콘택 플러그와의 전기적 단락을 보상할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 도전패턴에 얼라인되는 식각 공정을 통해 형성하는 오픈부 형성시 도전패턴의 어택의 방지하고 오픈부 저면의 CD를 충분히 확보할 수 있어, 반도체 소자 제조시 공정 안정화를 통해 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 전도층 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 복수의 도전패턴 상에 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 상기 제2절연막 및 상기 제1절연막을 식각하여 상기 도전패턴의 측면에 얼라인되면서 상기 전도층을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 프로파일을 따라 콘택 스페이서용 제1절연막을 형성하는 단계;
    전면식각을 실시하여 상기 오픈부 상의 상기 콘택 스페이서 제1절연막을 제거하여 제1콘택 스페이서를 형성하는 단계;
    상기 제1콘택 스페이서가 형성된 프로파일을 따라 콘택 스페이서용 제2절연막을 형성하는 단계; 및
    전면식각을 실시하여 상기 오픈부 상의 상기 콘택 스페이서용 제2절연막을 제거하여 제2콘택 스페이서를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2콘택스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2콘택 스페이서를 50Å 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 오픈부를 형성하는 단계에서,
    상기 산화막과 질화막에 대한 식각선택비가 5:1 내지 10:1이 되는 식각 레시피를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 오픈부를 형성하는 단계에서,
    C4F8/C5F8/C4F6/CH2F2 /Ar/O2/CO/N2의 가스 조합을 이용하며, 15mTorr 내지 50mTorr의 압력 하에서 1000W 내지 2000W의 파워를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1 및 제2콘택 스페이서 형성을 위해 전면식각을 실시하는 단계에서,
    C4F8/CHF3/CF4/Ar/O2/CO/N2의 가스 조합을 이용하며, 15mTorr 내지 50mTorr의 압력 하에서 300W ∼ 1500W의 파워를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 전도층은 셀 콘택 플러그, 비트라인 콘택 플러그 또는 스토리지노드 콘택 플러그 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 전도층은 게이트전극 패턴 또는 비트라인를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1절연막과 상기 제2절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 도전패턴은 비트라인을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100868098B1 (ko) * 2007-03-27 2008-11-11 삼성전자주식회사 집적 회로 장치의 제조 방법, 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US7781276B2 (en) 2006-11-16 2010-08-24 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuits that utilize insulating layers with high stress characteristics to improve NMOS and PMOS transistor carrier mobilities
US7785951B2 (en) 2006-09-28 2010-08-31 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby
US7902082B2 (en) 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
US7923365B2 (en) 2007-10-17 2011-04-12 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon
US10763254B2 (en) 2015-11-16 2020-09-01 Samsung Electronics Co., Ltd. Semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7785951B2 (en) 2006-09-28 2010-08-31 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having tensile and compressive stress layers therein and devices formed thereby
US7781276B2 (en) 2006-11-16 2010-08-24 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuits that utilize insulating layers with high stress characteristics to improve NMOS and PMOS transistor carrier mobilities
KR100868098B1 (ko) * 2007-03-27 2008-11-11 삼성전자주식회사 집적 회로 장치의 제조 방법, 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US7534678B2 (en) 2007-03-27 2009-05-19 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby
US7800134B2 (en) 2007-03-27 2010-09-21 Samsung Electronics Co., Ltd. CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein
US7902082B2 (en) 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
US7923365B2 (en) 2007-10-17 2011-04-12 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon
US10763254B2 (en) 2015-11-16 2020-09-01 Samsung Electronics Co., Ltd. Semiconductor device
US11908858B2 (en) 2015-11-16 2024-02-20 Samsung Electronics Co., Ltd. Semiconductor device

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