KR100695417B1 - 미세 패턴 형성이 가능한 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은, 콘택홀 패턴 형성시 포토레지스트 패턴(반사방지막)과 피식각층인 층간절연막 사이에 하드마스크를 게재하여 사용함으로써 ArF 노광원을 포토리소그라피 공정에 적용하는 초미세 패턴 형성 공정에서 패턴 변형을 방지하고, SAC 식각 및 플러그 형성 공정에서 하드마스크로 인해 기판과의 선택비를 높임으로써 플러그 물질의 증착시 SEG 공정 적용이 가능하게 한다.
아울러, 본 발명은 층간절연막 증착 후 게이트 하드마스크까지 층간절연막을 평탄화하고, 평탄화된 상부에 하드마스크를 형성하여 질화막 계열의 물질막으로 게이트 하드마스크와 하드마스크가 접촉되도록 함으로써, 층간절연막으로 인한 식각 타겟을 줄여 SAC 식각 공정 마진을 높임은 물론, 플러그 물질 증착 전에 실시하는 습식 세정에서 서로 이종막인 층간절연막과 하드마스크 사이의 계면 분리로 인한 하드마스크의 리프팅 현상을 방지할 수 있도록 한다.
또한, 플러그간의 격리를 위한 평탄화 공정시 등방성 에쳐(Isotropic etcher)에서 플러그용 전도막 식각 단계와 절연막 식각 단계를 분리하여 2단계로 전면 식각 공정을 실시함으로써, 주변 단차를 최소화시켜 각 영역간의 단차와 웨이퍼의 중앙과 에지간의 연마 속도 차이로 인한 패턴 불량을 방지할 수 있다.
불화아르곤(ArF), 질화막, 하드마스크, 리프팅, 평탄화, 전면식각, 등방성 에쳐, RIE(Reactive Ion Etching).

Description

미세 패턴 형성이 가능한 반도체 장치 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF FORMING FINE PATTERN}
도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도.
도 2는 LPC 형성 공정에서 발생한 ArF 포토레지스트 패턴의 변형을 도시한 SEM 사진.
도 3은 ArF 공정 기술을 적용한 LPC 형성 공정에서 게이트 하드마스크의 손실을 도시한 SEM 사진.
도 4는 ArF 공정 기술을 적용한 LPC 형성 공정에서 패턴이 무너지는 현상을 도시한 SEM 사진.
도 5a 내지 도 5f는 개선된 종래기술에 따른 ArF 노광원을 이용한 반도체소자의 패턴 형성 공정을 도시한 단면도.
도 6은 습식 세정 공정 후 발생하는 하드마스크의 리프팅 현상을 설명하기 위한 SEM 사진.
도 7은 웨이퍼의 중앙과 에지에서의 단차 발생을 비교하기 위한 사진.
도 8a 내지 도 8h는 본 발명의 일실시예에 따른 ArF 노광원을 이용한 반도체 소자의 패턴 형성 공정을 도시한 단면도.
도 9는 본 발명의 적용에 따른 웨이퍼의 에지와 중앙에서 형성된 패턴의 비교 도시한 SEM 사진.
도 10은 플러그 격리를 위한 전면식각시 RIE 방식의 에쳐를 사용한 경우와 등방성 에쳐를 사용한 경우의 패턴을 비교 도시한 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명 *
80 : 기판 81 : 게이트 절연막
82 : 게이트 전도막 83 : 게이트 하드마스크
84 : 불순물 확산영역 85, 85a: 식각정지막
86 : 층간절연막 93c : 플러그
95 : 전면식각의 제2단계
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 반도체 장치의 미세 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 ArF 포토리소그라피 공정을 적용한 80nm 이하의 미세 패턴 형성 방법에 관한 것이다.
일반적으로 반도체 장치는 그 내부에 다수의 단위 소자들을 포함하여 이루어 진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기 술이 도입되어 통상적으로 사용되고 있다.
<종래기술>
이하, 전술한 랜딩 플러그 콘택 공정을 살펴 보는 바, 도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도이다.
먼저 도 1a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(10) 상에 게이트 하드마스크(13)/게이트 전도막(12)/게이트 절연막(11)이 적층된 게이트전극 패턴(G1, G2)을 형성한다.
게이트 절연막(11)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(12)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(13)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(12)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1, G2) 사이의 기판(10)에 소스/드레인 접합 등의 불순물 확산영역(14)을 형성한다.
통상, 이온주입을 통해 게이트전극 패턴(G1, G2) 사이에 소스/드레인 접합 영역을 형성하는 경우 게이트전극 패턴(G1, G2)에 얼라인되도록 이온주입을 통해 기판(10)에 불순물을 주입시킨 다음, 게이트전극 패턴(G1, G2) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD(Lightly Doped Drain) 구조가 되도록 하는 바, 여기서는 LDD 구조 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴(G1, G2)이 형성된 전면에 후속 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 방식을 이용한 식각 공정에서 기판(10)의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(15)을 형성한다. 이 때, 게이트전극 패턴(G1, G2)의 프로파일을 따라 식각정지막(15)이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다.
다음으로 도 1b에 도시한 바와 같이, 식각정지막(15)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(16)을 형성한다.
층간절연막(16)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막 또는 SOG(Spin On Glass)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(16) 상에 LPC 형성을 위한 포토레지스트 패턴(17)을 형성한다. 포토레지스트 패턴(17)과 층간절연막(16) 사이에 통상 반사방지막을 사용 하나 여기서는 설명의 간략화를 위해 생략하였다.
계속해서 도 1c에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각마스크로 층간절연막(16)과 식각정지막(15)을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 불순물 확산영역(14)을 노출시키는 콘택홀(18)을 형성한다.
전술한 콘택홀(18) 형성 공정은 대체적으로, 층간절연막(16)과 게이트 하드마스크(13)의 식각선택비를 이용한 SAC 식각 공정으로 통상 포토레지스트 패턴(16)을 식각마스크로 층간절연막(16)을 식각하여 식각정지막(15)에서 식각 멈춤을 하는 식각 공정과 식각정지막(15)을 제거하여 기판(10, 구체적으로는 불순물 확산영역(14))을 노출시키는 공정과 콘택홀(18)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다. 이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
한편, 고집적화에 따라 게이트전극 패턴(G1, G2)의 수직 높이가 증가하고, 이에 따라 증가한 식각 타겟에 해당한 만큼 SAC 식각시 식각 가스의 과도한 사용과 식각 시간의 증가가 불가피하다. 이는 결국 도 1c의 도면부호 '19'와 같이 게이트 하드마스크(13)의 손실을 초래하게 된다.
애싱(Ashing) 공정을 통해 포토레지스트 패턴(17)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(17)과 같이 제거된다.
계속해서, 도 1d에 도시된 바와 같이, 콘택홀(18)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(18)을 충분히 매립시킨 다음, 게이트 하드마스크(13)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(18)을 통해 불순물 확산영역(14)과 전기적으로 도통되며 게이트 하드마스크(13)와 상부가 평탄화된 플러그(20)를 형성한다.
플러그(20) 형성용 전도성 물질막으로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 텅스텐 등을 사용하기도 한다.
한편, 전술한 도 1c에서 SAC 공정시 게이트 하드마스크(13)이 손실되므로 인해 플러그(20)과 게이트 전도막(12) 사이의 절연 특성이 열화될 뿐만아니라, 게이트 하드마스크(13)의 손실이 심하게 발생하여 게이트 전도막(12)이 노출될 경우 도면부호 '21'과 같이 플러그(20)와 게이트 전도막(12) 사이의 전기적 단락 현상이 발생하게 된다.
이상에서 살펴본 바와 같이, 반도체 소자의 고집적화에 따라 LPC 형성 공정에서 게이트 하드마스크(13)의 손실은 불가피하다. 또한, 고해상도를 구현하기 위해 포토레지스트 패턴의 두께 또한 감소해야 하므로 이로 인해 식각 공정에서 포토레지스트 패턴의 마스크로서의 기능이 현저히 감소하게 되었다. 따라서, 이를 극복하기 위해 포토레지스트 패턴(반사방지막을 사용할 경우 반사방지막)과 피식각층 사이에 하드마스크를 사용하는 기술이 도입되었으며, KrF(불화크롬) 또는 ArF 등의 레이저를 노광원으로 사용하는 포토리소그라피 공정에서 폭넓게 사용되고 있으며, 이러한 하드마스크용 물질로 연구 및 사용되어지고 있는 것은 텅스텐과 폴리실리콘이다.
ArF용 포토레지스트는 아직까지 상용화 되어 있는 것으로는 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate) 계통의 폴리머 형태, 또는 이들의 혼합 형태를 포함하고 있다.
하지만, 주지된 바와 같이 ArF 노광원을 이용한 포토리소그라피 공정에서는 미세화에 적합하다는 장점이 있지만, KrF 포토리소그라피 공정 기술 등에 비해 여러가지 단점이 존재한다.
도 2는 LPC 형성 공정에서 발생한 ArF 포토레지스트 패턴의 변형을 도시한 SEM(Scanning Electron Microscopy) 사진이며, 도 3은 ArF 공정 기술을 적용한 LPC 형성 공정에서 게이트 하드마스크의 손실을 도시한 SEM 사진이며, 도 4는 ArF 공정 기술을 적용한 LPC 형성 공정에서 패턴이 무너지는 현상을 도시한 SEM 사진이다.
도 2를 참조하면, ArF 포토리소그라피 공정을 적용한 LPC 형성 공정에서는 패턴을 형성하기 위해 식각공정을 진행할 때 'A'와 같이 스트라이에이션(Striation)이 일어났음을 알 수 있다. 이는 LPC 형성을 위한 식각 공정에서 주로 사용되는 불소계 가스에 대한 약한 식각 내성으로 인해 발생되는 전술한 ArF용 포토레지스트의 특성에 기인한 것이다.
도 3을 참조하면, LPC 형성을 위한 SAC 식각 공정 후 도시된 'B'와 같이 800Å 이상의 게이트 하드마스크의 손실이 발생하였음을 알 수 있다.
도 4의 (a)를 참조하면, LPC 형성을 위한 바형의 ArF 포토레지스트 패턴이 도시된 'C'와 같이 무너져(Pattern collapse) 소자 결함을 유발함을 알 수 있으며, 도 4의 (b)를 참조하면, 도시된 'D'와 같이 ArF 포토레지스트 패턴의 약한 부분(Weak point)에서 패턴 불량이 발생함을 알 수 있다.
층간절연막을 식각하는 SAC 식각 중 게이트 하드마스크 손실의 최소화 및 충분한 콘택 면적의 확보와 같은 LPC 형성 공정시 기존의 요구 조건은 패턴 변형(Deformation)이 발생하지 않도록 하는 ArF 포토리소그라피 공정과 트레이드-오프(Trade-off) 관계이므로, 전극의 온도(Electrode temperature)와 파워(Power) 등의 공정 변수(Parameter)를 변화시킴에 따라 패턴 변형과 기존의 요구 조건은 서로 역으로 변화게 되어 공정 마진의 감소를 초래하고 결과적으로 공정 조건의 셋업(Set up)에 어려움을 주게 된다.
예를 들면, KrF 노광원을 이용한 포토리소그라피 공정을 적용할 경우 LPC 형성을 위한 SAC 식각 공정시 전극의 온도를 60℃ 정도로 유지하는 것이 바람직하나, ArF 노광원을 이용한 포토리소그라피 공정을 적용할 경우 SAC 식각 공정시 전극의 온도를 60℃ 정도로 유지하면 식각 도중에 포토레지스트 패턴이 변형되므로 전극의 온도를 0℃ 정도로 유지하여야 한다. 전극의 온도를 낮게 유지하면 포토레지스트 패턴의 변형은 억제되는 효과를 보이나 이는 상대적으로 SAC 식각 공정의 핵심인 이종막간 예컨대, 산화막과 질화막 간의 식각선택비의 감소를 초래한다.
같은 조건 하에서 SAC 식각 공정을 실시하였을 때, KrF 공정 적용시에 비해 ArF 공정 적용시에 약 200Å 이상의 게이트 하드마스크의 손실이 발생함을 확인할 수 있다. 한편, 상대적으로 많은 게이트 하드마스크의 손실을 보상하기 위하여 게 이트 하드마스크의 두께를 증가시키게 되면, 게이트전극 패턴의 수직 높이를 증가시켜 게이트전극 패턴의 높이와 게이트전극 패턴 사이의 간격에 해당하는 종횡비(Aspect ratio)를 증가시켜 층간절연막의 갭-필(Gap-fill) 특성과 콘택 면적 확보에 악영향을 끼치게 된다.
또한, 게이트 하드마스크의 손실을 보완하기 위해 단차피복성(Step coverage)이 열악한 USG(Undoped Silicate Glass)막 등을 이용하여 일종의 오버행(Over-hang) 구조로 게이트 하드마스크 상부를 캡팽(Capping)하는 방법이 강구되었다. 이렇듯 캡핑 방법을 이용하여 게이트 하드마스크를 보보하는 것은 콘택 내부의 산화막(층간절연막)의 두께 제어의 어려움으로 기존의 KrF 공정에서도 일부 콘택에 대한 콘택 낫 오픈(Contact not open)에 대한 주범이 되고 있으며, 실제 생산을 위한 경쟁력 있는 LPC 구조를 형성하기 위해서는 이러한 캡핑 방법을 생략해야할 필요가 있다.
ArF 포토리소그라피 공정을 적용한 LPC 형성 공정 자체도 상대적으로 얇은 포토레지스트의 두께와 열악한 식각내성으로 인해 패턴 형성시 취약 부분이 발생하는 문제점과 종횡비 증가로 인한 패턴이 무너지는 현상 등의 문제점을 내포하고 있다.
이러한 문제점들을 극복하기 위해 전술한 바와 같이 포토레지스트 패턴과 피식각층 사이에 텅스텐 또는 폴리실리콘 등을 하드마스크를 이용하였다.
텅스텐을 하드마스크로 사용하는 경우의 공정을 간략히 살펴 보면, 게이트전극 패턴이 형성된 전면에 식각정지막과 층간절연막을 형성한 다음, 층간절연막 상 에 텅스텐막을 증착하고 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 텅스텐막을 식각하여 텅스텐 하드마스크를 형성한 다음, 포토레지스트 패턴을 제거하고 텅스텐 하드마스트를 식각마스크로 피식각층인 층간절연막과 식각정지막을 식각한 다음, 텅스텐 하드마스크를 제거하고 세정 공정을 실시한 후, 플러그 형성용 물질을 증착하고 평탄화 공정을 통해 플러그를 형성함으로써 LPC 공정을 완료한다.
이렇듯 텅스텐 또는 폴리실리콘을 하드마스크 사용함으로써, 포토레지스트의 두께를 낮출 수 있어 노광시의 광 감응성을 높임은 물론 ArF 공정의 고질적인 문제인 패턴의 변형과 LPC 공정시의 문제인 게이트 하드마스크의 손실 및 콘택 면적의 축소 등의 문제를 해결할 수 있었다.
그러나, 텅스텐과 폴리실리콘은 모두 전도성 물질이므로 이를 제거하는 공정이 필수적으로 필요할 뿐만아니라, SAC 식각 공정시 이러한 전도성 물질을 식각하는 공정과 절연성인 층간절연막을 식각하는 공정은 서로 다른 챔버에서 실시하여야 하므로 공정 시간이 많이 걸리며, 이동에 따른 파티클(Particle)로 인한 오염이라는 부수적인 문제를 야기하게 되는 바, 이러한 문제점들은 SAC 식각 공정가 같은 음극 패턴 형성 공정 뿐만아니라 게이트전극 패턴, 비트라인 또는 금속배선 등의 양극 패턴 형성 공정에서도 동일한 문제점을 야기시킨다.
아울러, LPC 공정의 경우에는 콘택홀 형성 후, 최근 많이 사용하고 있는 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함)과 같이 노출된 실리콘 기판 및 절연성 막(즉, 층간절연막)의 선택성을 이용하여 플러그용 물질을 성장시키는 기술에서는 적용하기에 부적절하다. 이는 텅스텐과 폴리실리콘은 기판과 선택성을 가지지 않기 때문이다.
<개선된 종래기술>
따라서, 텅스텐 또는 폴리실리콘의 사용으로 인한 문제점을 극복하기 위해 질화막을 하드마스크로 적용하였는 바, 도 5a 내지 도 5f는 개선된 종래기술에 따른 ArF 노광원을 이용한 반도체소자의 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
먼저 도 5a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(50) 상에 게이트 하드마스크(53)/게이트 전도막(52)/게이트 절연막(51)이 적층된 게이트전극 패턴(G1, G2)을 형성한다.
게이트 절연막(51)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(52)은 폴리실리콘, 텅스텐(W), 텅스텐 질화막(WNx), 텅스텐 실리사이드(WSix) 등의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(53)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(52)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1, G2) 사이의 기판(50)에 소스/드레인 접합 등의 불순물 확산영역(54)을 형성한다.
이온주입을 통해 게이트전극 패턴(G1, G2) 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴(G1, G2)에 얼라인되도록 이온주입을 통해 기판(50)에 불순물을 주입시킨 다음, 게이트전극 패턴(G1, G2) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴(G1, G2)이 형성된 전면에 후속 SAC 식각 공정에서 기판(50)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(55)을 형성한다. 이 때, 게이트전극 패턴(G1, G2)의 프로파일을 따라 식각정지막(55)이 형성되도록 하는 것이 바람직하며, 식각정지막(55)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다.
다음으로 도 5b에 도시한 바와 같이, 식각정지막(55)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(56)을 형성한다.
층간절연막(56)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막 또는 SOG막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(56) 상에 절연성 물질이면서도 층간절연막(56)과의 식각 선택비를 갖어 하드마스크 재료로 사용되는 하드마스크용 질화막(57)을 형성한다. 하드마스크용 질화막(57)은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용한 질화막 일명, PE-질화막 또는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition) 방식을 이용한 질화막 일명, LP-질화막을 사용하는 것이 바람직하며, 그 증착 두께는 후속 층간절연막(56)을 SAC 식각시 발생하는 손실량과 식각정지막(55)을 식각하여 불순물 확산영역(54)을 노출할 때 손실되는 양을 모두 고려하여(두 손실되는 양을 합하여) 식각정지막(55) 식각시 인-시튜로 자연스럽게 제거될 수 있을 정도 또는 그 이상으로 하는 것이 바람직하다.
하드마스크용 질화막(57) 상에 패턴 형성을 위한 노광시 하부 즉, 하드마스크용 질화막(57)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 질화막(57)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막(58)을 형성한다.
여기서, 반사방지막(58)은 포토레지스트와 그 식각 특성이 유사한 유기 계열(Organic)의 물질을 사용하는 것이 바람직하다. 한편, 반사방지막(58)을 사용하는 것을 공정에 따라서는 생략할 수도 있다.
이어서, 반사방지막(58) 상에 ArF 노광원용의 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, ArF 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 포토레지스트 패턴(59)을 형성한다.
도 5b에서는 LPC 형성을 위해 콘택홀이 형성된 영역(C/T)을 정의하는 포토레지스트 패턴(59)이 형성된 공정 단면을 나타낸다.
한편, 텅스텐 또는 폴리실리콘을 하드마스크용 물질로 사용하는 방식에서는 이들 자체의 반사도가 높아 오버래이(Over-lay)를 읽는데에 큰 문제점을 드러내어 마스크 정렬시 별도의 얼라인 키 오픈 공정이 필요하였으나, 질화막의 경우 텅스텐과 폴리실리콘에 비해 반사도가 매우 낮으므로 마스크 정렬시 큰 어려움이 없다.
패턴 형성을 위한 포토레지스트의 두께는 얇은 하드마스크용 질화막(57)을 식각하는 정도의 두께만이 필요하므로 하드마스크를 사용하지 않거나 또는 폴리실리콘이나 텅스텐 하드마스크를 사용하는 경우에 비해 얇은 두께의 포토레지스트를 사용하여도 무방하며, 이는 패턴 형성시의 디파인(Define) 능력을 향상시키게 되어 패턴의 무너지는 현상이 없이 미세한 미세한 패턴의 형성을 가능하게 한다.
계속해서, 도 5c에 도시된 바와 같이, 포토레지스트 패턴(59)을 식각마스크로 반사방지막(58)과 하드마스크용 질화막(57)을 식각하여 하드마스크(57a)를 형성한다.
애싱 공정을 통해 포토레지스트 패턴(59)을 제거하는 바, 반사방지막(58)으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(59)과 같이 제거된다. 애싱 공정은 통상의 포토레지스트 스트립(Photoresist strip) 장치에서 실시하는 포토레지스트 스트립 공정 또는 O2 플라즈마 처리를 포함한다.
한편, 포토레지스트 패턴(59)이 잔류할 경우 후속 SAC 식각 공정에서 패턴 불량을 초래할 수 있으므로 제거해야 한다.
계속해서 도 5d에 도시된 바와 같이, 하드마스크(57a)를 식각마스크로 피식각층인 층간절연막(56)을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 식각정지막(55)을 노출시키는 SAC 식각 공정(60)을 실시하여 콘택홀(61)을 형성한다.
이 때, 층간절연막(56)의 식각은 포토레지스트 패턴의 변형을 고려하지 않아도 되므로 하드마스크(57a)와의 선택비를 극대화시키고 콘택홀(61)의 저면 CD를 충분히 확보하는 SAC 고유의 특성을 갖는 레시피를 적용한다.
게이트 하드마스크(53) 손실의 대폭 축소로 인해 후속 식각정지막(55) 식각에서 발생하는 약 300Å 정도의 게이트 하드마스크(53)의 손실을 더하더라도 종래의 포토레지스트 패턴을 식각마스크로 SAC 공정을 실시하는 경우에 비해 개선된다. 이는 추가로 USG막 등을 이용하여 게이트전극 패턴(G1, G2) 상부에 캡핑층을 형성하여 게이트 하드마스크(53)를 보호할 필요가 없도록 한다. 즉, 캡핑층의 형성 공정을 생략할 수 있도록 한다.
캡핑층 형성 공정의 생략은 공정 단순화의 측면도 있지만, 캡핑층 형성시 콘택홀 내부에 증착되는 불규칙한 두께로 인해 콘택 오픈을 위한 식각정지막(55) 식각 공정시 주로 발생하는 콘택 낫 오픈 현상을 방지할 수 있게 한다. 실제로 캡핑 층을 적용하고 있는 100nm 정도의 최소 선폭을 갖는 디바이스의 경우 캡핑층 공정 제어의 실패(Control fail)가 자주 발생하고 있으며, 이를 해결하기 위해 캡핑층의 두께 및 습식 세정(Wet cleaning) 공정에 세심한 제어가 요구된다.
또한, 디자인 룰(Design rule)이 더욱 작아지는 80nm 이하의 디바이스에서는 캡핑층 형성 공정이 오버-행(Over-hang) 등의 문제가 발생하여 실제 공정에 적용이 불가능하다. 따라서, 80nm 이하의 디바이스에서는 캡핑층의 생략이 필수적이라 할 수 있다.
이어서, 도 5e에 도시된 바와 같이, 식각정지막(55)을 제거하여 기판(50, 구체적으로는 불순물 확산영역(54))을 노출시킨다.
식각정지막(55)의 식각은 도면부호 '62'와 같이 블랭킷 식각(Blanket etch)을 이용하며, 이 때 콘택홀(61) 저면의 식각정지막(55)의 게거되는 양과 거의 동일한 약 300Å 정도의 게이트 하드마스크(53)가 손실되어 총 600Å ∼ 700Å 정도의 게이트 하드마스크(53)의 손실이 발생하게 된다.
절연성인 질화막을 하드마스크(57a)로 사용함으로 인해 일련의 LPC 형성 공정을 동일한 장비에서 인-시튜로 진행하는 것이 가능하다. 예를 들면, 포토레지스트 스트리퍼가 장착된 투 챔버 바디(Two chamber body)의 경우 ArF 포토리소그라피 공정에 의해 하드마스크용 질화막을 식각하여 하드마스크를 형성한 후 포토레지스트 스트립 공정을 진행하고, 다른 챔버에서 SAC 식각 공정과 식각정지막 식각 공정을 실시하는 것이 가능하다.
이는 폴리실리콘 또는 텅스텐 등의 도전성 물질을 하드마스크로 사용하는 경 우 도전성 하드마스크를 식각하기 위해 서로 다른 장비를 오가며 식각해야 하는 단점을 해결할 수 있으며, 양산 적용시 TAT(Turn Around Time) 단축에 큰 도움이 될 수 있다.
계속해서, 도 5f에 도시된 바와 같이, 콘택홀(61)이 형성된 기판(50) 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(61)을 충분히 매립시킨 다음, 게이트 하드마스크(33)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(61)을 통해 불순물 확산영역(54)과 전기적으로 도통되며 게이트 하드마스크(53)와 상부가 평탄화된 플러그(63)를 형성한다.
평탄화 공정으로는 먼저 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)를 위해 메모리의 셀영역과 주변회로영역의 단차를 감소시키기 위해 플러그 물질에 대한 에치백(Etchback) 공정을 실시한다. 한편, 주변회로영역 상부에 하드마스크(57a)가 남아 있도록 할 수 있는 바, 이는 하드마스크용 질화막의 증착 두께를 조절하여 주변회로영역에 보다 두껍게 증착되도록 하거나, 또는 식각정지막(55) 제거시 블랭킷 식각을 실시하지 않고 셀영역 만을 오픈 시키는 마스크(셀 오픈 마스크)를 이용하여 식각정지막을 제거함으로써 주변회로영역에서 하드마스크(57a)가 남도록 할 수 있다.
주변회로영역에서 하드마스크(57a)가 남도록 하는 이유는 후속 CMP 공정 진행 중 셀영역과 주변회로영역 간의 패턴 밀도 차에 의해 주변회로영역에 격리된(Isolated) 패턴 예컨대, 게이트전극 패턴 등에 발생할 수 있는 어택을 방지하기 위함이다. 실제로 주변회로영역에 하드마스크(57a)를 잔존시켜 CMP 공정을 진 행한 결과 주변회로영역에서의 게이트전극 패턴에 대한 어택을 방지할 수 있어 CMP 공정의 마진을 높일 수 있다.
이어서, CMP 공정을 통해 평탄화시 연마 타겟을 꼭 게이트 하드마스크(53)로 맞출 필요없이 사용되는 마스크 패턴의 종류에 따라 층간절연막(56)이 일부가 남도록 할 수도 있다.
플러그(63) 형성용 전도성 물질막으로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 텅스텐 등을 사용하기도 한다.
최근에는 플러그(63)를 형성할 때 전술한 증착 공정 이외에 SEG 공정 또한 많이 적용된다.
하드마스크(57a)로 절연성인 질화막을 사용함으로 인해 SEG 방식의 플러그(63) 형성 공정에서 폴리실리콘 증을 증착하는 방식은 물론 SEG 등의 성장 방식을 적용할 수 있다. 텅스텐 또는 폴리실리콘을 하드마스크(57a)로 사용하는 경우에는 SEG 방식을 적용할 경우 노출된 기판(50)의 불순물 확산영역(54)과 하드마스크(57a)와의 선택성이 상실되어 하드마스크(57a)에서도 실리콘이 성장하는 문제가 발생하므로 종래의 경우 SEG 공정을 적용하기 전에 반드시 하드마스크(57a)를 제거해야만 하므로 공정상의 번거로움이 있었다. 그러나, 질화막을 하드마스크(57a)로 사용함으로 인해 SEG 공정을 적용하더라도 반드시 하드마스크(57a)를 제거할 필요가 없다. 따라서, 80nm는 물론 그 이하의 공정에 까지 플러그 형성 공정에 상관없이 적용할 수 있는 장점이 있다.
또한, 부수적으로 플러그 물질의 증착 방식을 이용하는 종래의 경우에는 층간절연막(56)의 프로파일에 의존하여 플러그 심(Seam)이 발생하였으나, 개선된 종래기술에서는 하드마스크(57a)를 이용하여 층간절연막(56)의 프로파일을 개선함으로써 플러그 심 발생을 방지할 수 있다. 이는 종래에는 캡팅층의 증착과 습식 세정으로 층간절연막(56)의 프로파일이 플러그 물질의 증착 가정에서 심을 유발하였던 것과는 달리 개선된 종래기술에서는 층간절연막(56)의 프로파일이 약간의 양의 경사(Positive slope)를 갖게 되어 심 발생을 억제하기 때문이다.
한편, 전술한 바와 같이 하드마스크의 두께를 SAC 식각시의 손실되는 두께 및 식각정지막 제거시의 손실되는 두께 정도로 산정하는 것이 바람직하나, 실제 공에서는 이를 정확하게 제어하는 것이 사실상 어려우므로, 일반적으로 하드마스크를 더 두껍게 형성하고 식각정지막 제거 후 잔류하는 하드마스크는 플러그 격리를 위한 평탄화 공정에서 제거한다
이렇듯, 식각정지막 제거 후에 잔류하는 하드마스크는 콘택 저면의 CD 확보를 위해 실시하는 습식의 세정 공정(Wet cleaning)에서 문제를 일으키게 된다.
도 6은 습식 세정 공정 후 발생하는 하드마스크의 리프팅 현상을 설명하기 위한 SEM 사진이다.
도 6을 참조하면, 복수의 게이트전극 패턴(G1 ∼ G4)이 일정 간격으로 배치되어 있고, 게이트전극 패턴(G1 ∼ G4)과 교차하는 방향으로 라인 형태의 LPC 형성을 위한 마스크 패턴(P1 ∼ P4)이 배치되어 있다. 마스크 패턴(P1 ∼ P4)은 층간절연막과 하드마스크가 적층된 구조이며, 마스크 패턴(P1 ∼ P4)을 이용한 SAC 및 식 각정지막 식각 후 게이트전극 패턴(G1 ∼ G4) 사이에 복수의 콘택홀이 형성되어 있는 바, 비교적 작은 사이즈는 후속 스토리지노드 콘택을 위한 콘택홀(SNC)을 나타내고, 콘택홀(SNC)에 비해 비교적 큰 사이즈는 후속 비트라인 콘택을 위한 콘택홀(BLC)을 나타낸다.
그러나, SNC 및 BLC 등의 콘택홀을 형성하고 플러그 형성용 물질막을 증착 또는 성장 전에 실시하는 BOE(Buffered Oxide Etchant) 등의 습식 용액을 이용한 세정 공정에서 잔류하는 하드마스크와 층간절연막 사이의 비교적 취약한 계면에서 분리 현상이 발생하게 된다.
두 막질간의 분리로 인해 하드마스크가 리프팅(Lifting)되는 현상이 발생하는 바, 도 6의 좌측 하단부분의 'HM1'과 'HM2'는 리프팅된 하드마스크를 나타낸다. 하드마스크의 리프팅 현상은 특히 메모리 소자의 경우 주변회로영역에서 하드마스크를 잔류시키는 경우 더욱 빈번하게 발생한다.
이러한 리프팅 문제는 패턴의 사이즈와도 밀접한 관계를 갖고 있어 접촉 면적이 작을수록 쉽게 발생하게 된다. 따라서, 80nm 이하의 기술의 구현에 있어서는 더욱 큰 문제점이 될 수 있다.
도 7은 웨이퍼의 중앙과 에지에서의 단차 발생을 비교하기 위한 사진이다.
도 7을 참조하면, 패턴의 밀도에 따라 웨이퍼의 야기되는 층간절연막의 각 영역(예컨대, 셀영역과 주변회로영역)간의 단차와 CMP 공정 자체의 웨이퍼 에지에서의 과도 연마로 인해 패턴의 불량이 심각해짐을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 습식 세정에 의한 하드마스크의 리프팅 현상을 방지하며, 단차로 인한 패턴 불량 발생을 방지할 수 있는 ArF 포토리소그라피 공정을 적용한 반도체 장치 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 층간절연막을 형성하는 단계; 상기 도전패턴의 상부가 노출될 때까지 상기 층간절연막과 상기 식각정지막을 제거하여 평탄화시키는 단계; 평탄화된 상기 도전패턴 및 상기 층간절연막 상에 하드마스크용 질화막을 형성하는 단계; 상기 하드마스크용 질화막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 ArF 노광원을 이용한 포토리소그라피 공정을 통해 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 반사방지막과 상기 하드마스크용 질화막을 선택적으로 식각하여 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴 및 상기 반사방지막을 제거하는 단계; 상기 하드마스크를 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 층간절연막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계; 상기 콘택홀 내부를 세정하는 단계; 상기 노출된 기판에 도통되도록 플러그용 전도막을 형성하는 단계; 상기 플러그용 전도막이 상기 하드마스크에 비해 더 빨리 식각되는 조건으로 제1전면식각을 실시하여 상기 하드마스크를 노출시키는 단계; 및 상기 하드마스크가 상기 플러그용 전도막에 비해 더 빨리 식각되는 조건으로 상기 층간절연막이 노출될 때까지 제2전면식각을 실시하여 격리된 플러그를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은, 콘택홀 패턴 형성시 포토레지스트 패턴(반사방지막)과 피식각층인 층간절연막 사이에 하드마스크를 게재하여 사용함으로써 ArF 노광원을 포토리소그라피 공정에 적용하는 초미세 패턴 형성 공정에서 패턴 변형을 방지하고, SAC 식각 및 플러그 형성 공정에서 하드마스크로 인해 기판과의 선택비를 높임으로써 플러그 물질의 증착시 SEG 공정 적용이 가능하게 한다.
아울러, 본 발명은 층간절연막 증착 후 게이트 하드마스크까지 층간절연막을 평탄화하고, 평탄화된 상부에 하드마스크를 형성하여 질화막 계열의 물질막으로 게이트 하드마스크와 하드마스크가 접촉되도록 함으로써, 층간절연막으로 인한 식각 타겟을 줄여 SAC 식각 공정 마진을 높임은 물론, 플러그 물질 증착 전에 실시하는 습식 세정에서 서로 이종막인 층간절연막과 하드마스크 사이의 계면 분리로 인한 하드마스크의 리프팅 현상을 방지할 수 있도록 한다.
또한, 플러그간의 격리를 위한 평탄화 공정시 등방성 에쳐(Isotropic etcher)에서 플러그용 전도막 식각 단계와 절연막 식각 단계를 분리하여 2단계로 전면 식각 공정을 실시함으로써, 주변 단차를 최소화시켜 각 영역간의 단차와 웨이퍼의 중앙과 에지간의 연마 속도 차이로 인한 패턴 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 8a 내지 도 8h는 본 발명의 일실시예에 따른 ArF 노광원을 이용한 반도체소자의 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
후술하는 본 발명의 일실시예에서는 반도체소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
먼저 도 8a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(80) 상에 게이트 하드마스크(83)/게이트 전도막(82)/게이트 절연막(81)이 적층된 게이트전극 패턴(G1, G2)을 형성한다.
게이트 절연막(81)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(82)은 폴리실리콘, 텅스텐(W), 텅스텐 질화막(WNx), 텅스 텐 실리사이드(WSix) 등의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(83)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(82)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1, G2) 사이의 기판(80)에 소스/드레인 접합 등의 불순물 확산영역(84)을 형성한다.
이온주입을 통해 게이트전극 패턴(G1, G2) 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴(G1, G2)에 얼라인되도록 이온주입을 통해 기판(70)에 불순물을 주입시킨 다음, 게이트전극 패턴(G1, G2) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴(G1, G2)이 형성된 전면에 후속 SAC 식각 공정에서 기판(80)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(85)을 형성한다. 이 때, 게이트전극 패턴(G1, G2)의 프로파일을 따라 식각정지막(85)이 형성되도록 하는 것이 바람직하며, 식각정지막(85)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다.
다음으로, 식각정지막(85)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(86)을 형성한다.
층간절연막(86)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막 또는 SOG막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 게이트 하드마스크(83)가 노출될 때까지 층간절연막(86)과 식각정지막(85)을 제거하여 게이트 하드마스(83)와 층간절연막(86)이 실질적으로 평탄화되도록 한다.
이 때, CMP 공정을 적용하며, 게이트 하드마스크(73)의 손실되는 양이 100Å 이하로 최소가 되도록 해야 하며, 적절한 연마 슬러리(Slurry)의 사용으로 남아 있는 게이트 하드마스크(83)와 층간절연막(86)의 굴곡이 발생하지 않도록 하는 것이 중요하다.
도 8b는 게이트 하드마스(83)와 층간절연막(86)이 CMP 공정을 통해 평탄화된 공정 단면을 나타낸다.
이어서, 층간절연막(86) 상에 절연성 물질이면서도 층간절연막(86)과의 식각선택비를 갖어 하드마스크 재료로 사용되는 하드마스크용 물질막(77)을 형성한다.
하드마스크용 물질막(77)은 SiN 또는 SiON 등의 질화막 계열, 폴리실리콘, Al2O3 또는 W 등을 사용할 수 있다.
질화막 계열을 사용할 경우에는 PE-질화막 또는 LP-질화막을 사용하는 것이 바람직하며, 그 증착 두께는 후속 층간절연막(86)을 SAC 식각시 발생하는 손실량과 식각정지막(85)을 식각하여 불순물 확산영역(84)을 노출할 때 손실되는 양을 모두 고려하여(두 손실되는 양을 합하여) 식각정지막(85) 식각시 인-시튜로 자연스럽게 제거될 수 있을 정도 또는 그 이상으로 하는 것이 바람직하다.
예컨대, 본 발명의 바람직한 실시예에서는 SAC 식각시의 300Å과 식각정지막(85) 식각시의 300Å를 고려하여 400Å ∼ 800Å 정도(100nm 이하의 디바이스인 경우)의 두께로 하였는 바, 이는 적용되는 레티클(Reticle)이나 디바이스에 따라 달라질 수 있다.
하드마스크용 물질막(87) 상에 패턴 형성을 위한 노광시 하부 즉, 하드마스크용 물질막(87)의 광반사도가 높임으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 물질막(87)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막(88)을 형성한다.
여기서, 반사방지막(88)은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 사용하는 것이 바람직하다.
아울러, 본 실시예에서는 반사방지막(88)을 사용하는 것을 그 예로 하였으나, 공정에 따라서는 이를 생략할 수도 있다.
이어서, 반사방지막(88) 상에 ArF 노광원용의 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, ArF 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 포토레지스트 패턴(99)을 형성한다.
도 8c에서는 LPC 형성을 위해 콘택홀이 형성된 영역(C/T)을 정의하는 포토레지스트 패턴(89)이 형성된 공정 단면을 나타낸다.
계속해서, 도 8d에 도시된 바와 같이, 포토레지스트 패턴(89)을 식각마스크로 반사방지막(88)과 하드마스크용 물질막(87)을 식각하여 하드마스크(87a)를 형성한다.
ArF 포토리소그라피 공정을 적용하는 경우 특히, 라인 형태의 패턴을 형성하는 것은 공정 레시피의 셋업이 극히 어려운 것 중의 하나에 속한다.
이를 위해 우선 하드마스크용 물질막(87)을 식각하기 위해서는 스트라이에이션 및 패턴 변형에 유리한 레시피를 적용해야 하며, 그 특징은 전극의 온도가 낮고, 장비 내의 구조가 플라즈마 소스와 바이어스가 독립적으로 제어되며, 바이어스 파워가 극도로 낮아야 유리하게 된다.
이 때, 유기 계열의 반사방지막(88)의 식각과 함께 하드마스크용 물질막(87)의 식각이 동시에 일어나게 하며, 도 8d의 하드마스크(87) 구조를 실현하기 위해 중요하다. 또한, 이 때 식각 가스와 식각 시간의 제어를 통해 바형 패턴인 하드마스크(87)의 CD를 조절할 수 있어 후속 SAC 식각 공정을 통한 콘택홀 저면의 CD 확보를 위한 마진을 높일 수 있다.
애싱 공정을 통해 포토레지스트 패턴(89)을 제거하는 바, 반사방지막(88)으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(89) 과 같이 제거된다. 애싱 공정은 통상의 포토레지스트 스트립 장치에서 실시하는 포토레지스트 스트립 공정 또는 O2 플라즈마 처리를 포함한다.
한편, 포토레지스트 패턴(89)이 잔류할 경우 후속 SAC 식각 공정에서 패턴 불량을 초래할 수 있으므로 제거해야 한다.
계속해서 도 8e에 도시된 바와 같이, 하드마스크(87)를 식각마스크로 피식각층인 층간절연막(86)을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 식각정지막(85)을 노출시키는 SAC 식각 공정(90)을 실시하여 콘택홀(91)을 형성한다.
이 때, 층간절연막(86)의 식각은 포토레지스트 패턴의 변형을 고려하지 않아도 되므로 하드마스크(87a)와의 선택비를 극대화시키고 콘택홀(91)의 저면 CD를 충분히 확보하는 SAC 고유의 특성을 갖는 레시피를 적용한다.
포토레지스트에 의한 카본(Carbon, C) 소스의 공급이 제한되는 이유로 통상의 SAC 레시피에 비해 높은 선택비를 갖는 가스의 사용이 필수적이며, 기존의 C4F8 보다는 C4F6 또는 C5F8 등의 CF2 래디컬을 다량으로 발생시키는 가스를 사용하는 것이 바람직하다.
또한, 고선택비 사용에 따라 상대적으로 취약해지는 콘택 저면의 CD 확보를 위해 적절한 레시피의 설정이 요구된다. 설정된 레시피는 40℃ 정도의 높은 전극 온도를 사용하여 선택비를 개선시키고 O2를 첨가하여 콘택홀(91) 저면의 CD를 확보한다.
한편, 도 7b에서 살펴 본 바와 같이 층간절연막(86)을 제거하여 하드마스크(87a)와 게이트 하드마스크(83)가 직접 접촉되도록 하였으므로, 제거된 층간절연막(86)의 두께 만큼 식각 타겟이 감소하게 되며, 이로 인해 SAC 식각 공정의 마진을 증가시킬 수 있다. 예컨대, 통상의 경우 SAC 공정시 게이트 하드마스크(83)의 손실이 300Å ∼ 400Å이나, 여기서는 식각 타겟의 감소로 인해 100Å ∼ 200Å 정도로 줄일 수 있으며, 식각 시간이 감소하게 된다.
또한, 계산상으로 예컨대, 층간절연막의 두께가 5000Å에서 3500Å 정도로 약 1500Å 정도 감소하게 되어 실제로 약 10% 정도의 콘택홀(91) 저면의 CD를 확장시킬 수 있게 된다.
게이트 하드마스크(83) 손실의 대폭 축소로 인해 후속 식각정지막(85) 식각에서 발생하는 약 300Å 정도의 게이트 하드마스크(83)의 손실을 더하더라도 포토레지스트 패턴을 식각마스크로 SAC 공정을 실시하는 경우에 비해 개선되었음을 알 수 있다. 이는 추가로 USG막 등을 이용하여 게이트전극 패턴(G1, G2) 상부에 캡핑층을 형성하여 게이트 하드마스크(83)를 보호할 필요가 없도록 한다. 즉, 캡핑층의 형성 공정을 생략할 수 있도록 한다.
캡핑층 형성 공정의 생략은 공정 단순화의 측면도 있지만, 캡핑층 형성시 콘택홀 내부에 증착되는 불규칙한 두께로 인해 콘택 오픈을 위한 식각정지막(85) 식각 공정시 주로 발생하는 콘택 낫 오픈 현상을 방지할 수 있게 한다. 실제로 캡핑층을 적용하고 있는 100nm 정도의 최소 선폭을 갖는 디바이스의 경우 캡핑층 공정 제어의 실패가 자주 발생하고 있으며, 이를 해결하기 위해 캡핑층의 두께 및 습식 세정 공정에 세심한 제어가 요구된다.
또한, 디자인 룰이 더욱 작아지는 80nm 이하의 디바이스에서는 캡핑층 형성 공정이 오버-행 등의 문제가 발생하여 실제 공정에 적용이 불가능하다. 따라서, 80nm 이하의 디바이스에서는 캡핑층의 생략이 필수적이라 할 수 있다.
이어서, 도 8f에 도시된 바와 같이, 식각정지막(85)을 제거하여 기판(80, 구체적으로는 불순물 확산영역(84))을 노출시킨다.
식각정지막(85)의 식각은 도면부호 '92'와 같이 블랭킷 식각을 이용하며, 이 때 콘택홀(91) 저면의 식각정지막(85)의 게거되는 양과 거의 동일한 약 300Å 정도의 게이트 하드마스크(83)가 손실되어 총 400Å ∼ 500Å 정도의 게이트 하드마스크(83)의 손실이 발생하게 된다.
식각정지막(85) 식각시에는 전술한 바와 같이, 층간절연막(86) 상부에 잔존하는 하드마스크(87a)가 인-시튜로 제거되도록 하는 것이 바람직하나, 이를 제어하는 것이 실질적으로 어려우므로 식각정지막(85) 제거 후 게이트 하드마스크(83) 상부에 하드마스크(87a)가 잔류하게 된다.
하드마스크(87a)를 절연성 물질로 사용하게 되면, 일련의 LPC 형성 공정을 동일한 장비에서 인-시튜로 진행하는 것이 가능하다. 예를 들면, 포토레지스트 스트리퍼가 장착된 투 챔버 바디(Two chamber body)의 경우 ArF 포토리소그라피 공정에 의해 하드마스크용 질화막을 식각하여 하드마스크를 형성한 후 포토레지스트 스트립 공정을 진행하고, 다른 챔버에서 SAC 식각 공정과 식각정지막 식각 공정을 실시하는 것이 가능하다. 이 경우 도 8d에서 포토레지스트 패턴(89)이 형성된 기판(80)을 이러한 식각 장치에 장입하여 사용하는 것이 바람직하다.
이는 폴리실리콘 또는 텅스텐 등의 도전성 물질을 하드마스크로 사용하는 경우 도전성 하드마스크를 식각하기 위해 서로 다른 장비를 오가며 식각해야 하는 단점을 해결할 수 있으며, 양산 적용시 TAT 단축에 큰 도움이 될 수 있다.
계속해서, 도 8g 및 도 8h에 도시된 바와 같이, 콘택홀(91)이 형성된 기판(80) 전면에 플러그용 전도막(93)을 증착하여 콘택홀(91)을 충분히 매립시킨 다음, 게이트 하드마스크(83)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(91)을 통해 불순물 확산영역(74)과 전기적으로 도통되며 게이트 하드마스크(83)와 상부가 평탄화된 플러그(93c)를 형성한다.
플러그(83) 형성용 전도성 물질막으로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 텅스텐 등을 사용하기도 한다.
최근에는 플러그(83)를 형성할 때 전술한 증착 공정 이외에 SEG 공정 또한 많이 적용된다.
하드마스크(87a)로 절연성인 질화막을 사용함으로 인해 SEG 방식의 플러그(93c) 형성 공정에서 폴리실리콘 증을 증착하는 방식은 물론 SEG 등의 성장 방식을 적용할 수 있다. 텅스텐 또는 폴리실리콘을 하드마스크(87a)로 사용하는 경우에는 SEG 방식을 적용할 경우 노출된 기판(80)의 불순물 확산영역(84)과 하드마스크(87a)와의 선택성이 상실되어 하드마스크(87a)에서도 실리콘이 성장하는 문제가 발생하므로 텅스텐 또는 폴리실리콘을 하드마스크(87a)로 사용하는 경우에는 SEG 공정을 적용하기 전에 반드시 하드마스크(87a)를 제거해야만 하므로 공정상의 번거로움이 있었다. 그러나, 질화막을 하드마스크(87a)로 사용함으로 인해 SEG 공정을 적용하더라도 반드시 하드마스크(87a)를 제거할 필요가 없다. 따라서, 80nm는 물론 그 이하의 공정에 까지 플러그 형성 공정에 상관없이 적용할 수 있는 장점이 있다. 또한, 부수적으로 플러그 물질의 증착 방식을 이용하는 경우에는 층간절연막(86)의 프로파일에 의존하여 플러그 심이 발생하였으나, 하드마스크(87a)를 이용하여 층간절연막(86)의 프로파일을 개선함으로써 플러그 심 발생을 방지할 수 있다. 이는 도전성 하드마스크를 사용할 시에는 캡팅층의 증착과 습식 세정으로 층간절연막(86)의 프로파일이 플러그 물질의 증착 과정에서 심을 유발하였던 것과는 달리 층간절연막(86)의 프로파일이 약간의 양의 경사를 갖게 되어 심 발생을 억제하기 때문이다.
한편, 이러한 플러그 격리(Isolation)를 위한 평탄화 공정에는 CMP와 전면식각의 대표적인 두가지의 방식이 있다. CMP의 경우 전술한 바와 같이 그 자체의 특성에 의해 웨이퍼의 중앙과 에지에서 연마 속도가 달라지게 되므로 패턴 불량을 초래할 가능성이 높다.
따라서, 본 발명에서는 전면식각 공정을 적용하며, 전면식각 공정시에는 등방성 에쳐를 사용한다. RIE(Reactive Ion Etching) 방식의 에쳐를 사용할 경우 층간절연막(86) 측벽의 플러그용 전도막(93a)의 제거 능력이 현저히 떨어지는 관계로 층간절연막(86) 측벽에 잔존하는 플러그용 전도막(93a)에 의한 플러그(93c)간의 누설전류가 발생할 수 있다. 실제 테스트 결과로도 등방성 에쳐를 사용한 결과 안정된 프로파일의 플러그(93) 패턴을 형성할 수 있다.
도 9는 본 발명의 적용에 따른 웨이퍼의 에지와 중앙에서 형성된 패턴의 비교 도시한 SEM 사진이다.
도 9를 참조하면, 웨이퍼의 에지와 중앙에서 패턴의 차이가 거의 발생하지 않고, 콘택 저면의 CD가 20% 이상 증대되었음을 확인할 수 있다.
도 10은 플러그 격리를 위한 전면식각시 RIE 방식의 에쳐를 사용한 경우와 등방성 에쳐를 사용한 경우의 패턴을 비교 도시한 SEM 사진이다.
도 10의 (a)는 RIE 방식의 에쳐를 사용한 경우이고, 도 10의 (b)는 등방성 에쳐를 사용한 경우이다. 도 10의 (a)를 참조하면, RIE 에쳐를 사용하는 경우 전술한 바와 같이 층간절연막의 측벽에 잔존하는 플러그용 전도막이 제거되지 않아 'a'와 같이 플러그 간의 단락이 발생하였음을 알 수 있으며, 도 10의 (b)에서는 이러한 플러그 간의 단락이 발생하지 않았음을 알 수 있다.
또한, 전면식각 공정은 도 8g의 제1단계(94)와 도 8h의 제2단계로 분리 실시한다.
즉, 제1단계(94)에서는 하드마스크(87a)에 대한 식각이 빨리 이루어지는 식각 조건(플러그용 전도막(93a)에 비해 산화막이나 질화막에 대한 식각이 상대적으로 빠른 식각 조건)을 이용하여 상부의 플러그용 전도막(93a)을 제거하여 하드마스크(87a)가 노출되도록 한 다음, 제2단계(95)에서는 플러그용 전도막(93a)이 식각이 빨리 이루어지는 식각 조건(산화막이나 질화막에 비해 플러그용 전도막(93a)에 대한 식각이 상대적으로 빠른 식각 조건)을 이용함으로써, 플러그용 전도막(93b)이 식각되면서 하드마스크(87a) 및 층간절연막(86)이 함께 식각되어 토폴로지에 의한 단차가 발생하지 않는 평탄화된 형태로 격리된 플러그(93c)를 형성할 수 있다.
전면식각 공정에서 전술한 방식을 사용하는 이유는, 주변 구조물들과 플러그 높이와의 단차를 줄이지 않는다면 층간절연막 측벽을 통한 플러그간의 누설전류가 발생할 수 있고, 후속 절연막 증착 공정 후 단차를 완화시킬 수 없기 때문에 표면 토폴로지가 매우 요철이 심한 구조를 갖게 되어 예컨대, 비트라인 콘택 형성과 같은 후속 콘택 공정 등에 악영향을 미치기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 라인 타입의 SAC 공정만을 그 예로 하였으나, 이외에도 홀(Hole) 타입의 SAC 공정에도 적용이 가능하며, 게이트전극 패턴 사이 뿐만아니라 비트라인 사이를 오픈시키는 공정(즉, 스토리지노드 콘택홀 형성 공정) 또는 비아 콘택 형성 공정 등 다양한 반도체 제조 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 질화막을 하드마스크로 사용함으로 인해 갖는 여러가지 장점을 모두 가지면서도 콘택 오픈 후 실시하는 습식 세정에서 잔류하는 하드마스크가 리프팅되어 소자의 불량을 유발하는 것을 방지할 수 있고, 단차로 인한 패턴 불량을 방지할 수 있어 , 80nm 이하의 디자인 룰 등 미세 패턴의 구현을 반도체 장치 제조시 결함 발생을 최소화하여 수율을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막이 형성된 기판 전면에 층간절연막을 형성하는 단계;
    상기 도전패턴의 상부가 노출될 때까지 상기 층간절연막과 상기 식각정지막을 제거하여 평탄화시키는 단계;
    평탄화된 상기 도전패턴 및 상기 층간절연막 상에 하드마스크용 질화막을 형성하는 단계;
    상기 하드마스크용 질화막 상에 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 ArF 노광원을 이용한 포토리소그라피 공정을 통해 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 반사방지막과 상기 하드마스크용 질화막을 선택적으로 식각하여 하드마스크를 형성하는 단계;
    상기 포토레지스트 패턴 및 상기 반사방지막을 제거하는 단계;
    상기 하드마스크를 식각마스크로 상기 이웃하는 도전패턴 사이의 상기 층간절연막을 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 저면에서의 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계;
    상기 콘택홀 내부를 세정하는 단계;
    상기 노출된 기판에 도통되도록 플러그용 전도막을 형성하는 단계;
    상기 플러그용 전도막이 상기 하드마스크에 비해 더 빨리 식각되는 조건으로 제1전면식각을 실시하여 상기 하드마스크를 노출시키는 단계; 및
    상기 하드마스크가 상기 플러그용 전도막에 비해 더 빨리 식각되는 조건으로 상기 층간절연막이 노출될 때까지 제2전면식각을 실시하여 평탄화된 형태로 격리된 플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2전면식각시, 등방성 에쳐를 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간절연막과 상기 식각정지막을 제거하여 평탄화시키는 단계에서,
    화학기계적연마 공정을 적용하며, 상기 도전패턴의 상부가 100Å 이내로 손실되도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 산화막 계열의 물질막이며,
    상기 콘택홀을 형성하는 단계에서, 자기정렬콘택 식각 공정을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 4 항에 있어서,
    상기 도전패턴은 하드마스크 절연막/전도막 구조이며,
    상기 자기정렬콘택 식각시 손실되는 양과, 상기 식각정지막을 제거하는 단계에서 손실되는 양을 합한 것보다 큰 두께로 상기 하드마스크 절연막을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 4 항에 있어서,
    상기 자기정렬콘택 식각시 C4F6 또는 C5F8 가스를 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 식각정지막을 제거하는 단계에서, 블랭킷 식각을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 콘택홀을 형성하는 단계에서 손실되는 양과, 상기 식각정지막을 제거하는 단계에서 손실되는 양을 합한 것과 같거나 큰 두께로 상기 하드마스크용 질화막을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 식각정지막을 제거하는 단계에서, 셀 오픈 마스크를 이용하여 상기 셀영역에서의 상기 식각정지막을 제거하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 플러그용 전도막을 형성하는 단계는,
    상기 기판 전면에 상기 플러그 형성용 물질을 증착하는 방식 또는 선택적 에피택셜 성장을 통해 상기 노출된 기판으로부터 성장시키는 방식을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 1 항에 있어서,
    상기 포토레지스트 패턴은, 라인 타입 또는 홀 타입을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 1 항에 있어서,
    상기 도전패턴은 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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