KR20040082870A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 플러그 도전층 증착 후 웨이퍼 가장자리에서의 과도 연마에 따른 패턴의 들뜸 및 잔류물의 오염에 의한 반도체 소자의 불량을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 웨이퍼 상에 그 상부에 희생하드마스크와 하드마스크가 적층된 구조를 갖는 복수의 전도층패턴을 형성하는 단계; 상기 웨이퍼의 가장자리 영역만을 마스킹하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 하여 상기 웨이퍼의 중심 영역에서의 상기 희생하드마스크를 제거하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 전체 구조 상부에 절연막을 증착하는 단계; 상기 웨이퍼의 중심 영역에서 상기 전도층패턴 사이의 상기 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 및 상기 웨이퍼 중심 영역에서 상기 하드마스크가 노출되는 타겟으로 상기 콘택 플러그용 전도막과 상기 절연막 및 상기 웨이퍼 가장자리 영역에서의 상기 희생하드마스크를 제거하는 화학기계적연마 공정을 실시하여 서로 분리가 이루어진 다수의 플러그를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정시 웨이퍼 가장자리 영역에서의 잔류물의 발생 또는 패턴의 들뜸(Lifting) 현상을 방지할 수 있는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 단위 소자의 수직 배열 구조가 사용되고 있으며, 이들 단위 소자 간의 전기적 연결을 위해 플러그 형성기술이 채용되었는 바, 현재는 이러한 콘택 플러그 형성 기술이 반도체소자 공정 기술에 있어서 일반화되었다.
이러한 콘택 플러그 형성시 플러그 간의 격리(Isolation)를 위한 CMP 등의 평탄화 공정 또한 필요하다.
아울러, 금속배선 또는 비트라인 등의 도전패턴 형성시 사용되는 Pt 등의 귀금속의 식각 난이도 증가 등의 문제로 다마신(Damascene) 공정이 적용되었는 바, 이 경우에도 전술한 CMP 공정은 사용된다.
한편, 웨이퍼 중심부와 가장자리 영역은 전술한 CMP 공정에서 그 연마율이 현저한 차이를 갖는다.
도 1은 웨이퍼 가장자리로부터의 거리(㎜)에 따른 연마율(Å/min)의 변화를 도시한 그래프이다.
도 1을 참조하면, 웨이퍼로부터 1㎜ ∼ 2㎜ 정도의 거리까지는 연마율이 가장 높고 3㎜ 정도까지는 점점 감소하는 양상을 보이며, 웨이퍼 가장자리로부터 3㎜를 벗어나는 영역으로부터는 일정한(낮은) 연마율을 보임을 알 수 있는 바, 이는 CMP 공정의 특성에 기인한 것이다.
이하에서는 일본공개특허공보 평14-025194호를 참조하여 종래기술의 문제점을 살펴본다.
도 2a 내지 도 2d는 종래기술에 따른 반도체 장치 제조 공정을 도시한 단면도이다.
먼저 도 2a에 도시된 바와 같이, 반도체 장치 형성을 위한 소정의 공정이 완료된 반도체 웨이퍼(20) 상에 제1절연막(21)으로서 BPSG(Boro Phospho Silicate Glass)막을 화학기상증착(Chemical Vapor Deposition; 이하 CDV라 함) 방식을 통해 증착하고 평탄화 공정을 실시한 다음, 제1절연막(21) 상에 하층배선(22)을 형성한다.
이어서, 제2절연막(23)으로서 TEOS(TetraEthyl Ortho Silicate)막을 CVD 방식을 통해 증착한다.
여기서, 제1절연막(21)의 경우 웨이퍼 가장자리(24)나 중심부에서의 증착되는 경향이 거의 차이가 없어, 후속 CMP 공정에서 거의 평탄성을 유지한다.
그러나, 제2절연막(23)의 경우 하층배선(22)에 의한 패턴 밀도 차이에 의해 웨이퍼의 가장자리로 갈수록 그 증착되는 두께가 얇아진다.
이어서 도 2b에 도시된 바와 같이, CMP 공정을 통해 제2절연막(23)을 평탄화처리한다.
계속해서 도 2c에 도시된 바와 같이, 포토리소그라피(Photo lithography) 공정 및 건식 식각 공정을 통해 제2절연막(23)을 선택적으로 식각하여 하층배선(22)을 노출시키는 콘택홀(25)을 형성한 다음, CVD 방식을 통해 웨이퍼(20) 전면에 텅스텐(W)막 등의 도전막(26)을 증착한다.
이 때, 도전막(26)의 접착 특성 및 확산방지 특성을 향상시키기 위해 도전막(26)을 증착하기 전에 Ti막/TiN막의 적층막을 증착할 수 있다.
이어서 도 2d에 도시된 바와 같이, CMP 공정을 통해 제2절연막(23) 상의 도전막(26)을 제거하여 콘택(25) 내에만 도전막(26)이 존재하는 플러그를 형성한다.
한편, 전술한 공정을 통해 플러그를 형성할 경우에는 제2절연막(23)의 CMP 공정 후에는 웨이퍼(20)의 가장자리 영역에서 연마율이 빨라지게 되어, 도 2c에 도시된 바와 같이 웨이퍼 가장자리 영역(27)에서의 제2절연막(23)은 거의 손실되며, 이는 가장자리(24)로부터 일정 영역(28)까지 일정한 경사를 갖게 된다.
따라서, 제2절연막(23)의 손실로 인해 하부의 패턴이 들뜸 현상이 발생할 수도 있으며, 아울러 플러그 형성을 위한 CMP 공정 후 도전막(25)의 잔류물(30)이 가장자리 영역(27)에 남아 금속 오염 현상을 일으키게 된다.
한편, 이러한 웨이퍼 가장자리 영역에서의 과도 연마에 따른 패턴의 들뜸 현상을 억제하기 위해 웨이퍼 가장자리 영역에 더미 패턴을 형성하여 웨이퍼의 가장자리 영역과 중심과의 단차를 완화시키는 방법이 강구되었다.
도 3은 개선된 종래기술에 따른 반도체 장치를 도시한 단면도로서, 웨이퍼 가장자리 영역에 더미패턴이 형성된 상태를 나타낸다.
도 3을 참조하면, 웨이퍼(31) 상에 전도막(32)과 하드마스크(33)가 적층된 복수의 전도패턴(G)이 형성되어 있고, 전도패턴(G) 사이에는 플러그(36)가 웨이퍼(31)에 콘택되어 있으며, 웨이퍼(31)의 가장자리 영역에서는 더미패턴(37)이 형성되어 있다.
전도패턴(G)의 측벽에는 스페이서(34)가 형성되어 있으며, 웨이퍼(31) 가장자리 영역에서는 플러그(36) 형성시 절연막(35)이 과도 연마되어 더미패턴(37)의 일부가 도면부호 '38'과 같이 노출되어 있다.
이렇듯, 웨이퍼 가장자리 영역에 더미패턴을 형성하여 웨이퍼 가장자리에서의 과도 연마에 따른 문제점을 해결하고자 하였으나, 이 경우에도 더미패턴의 노출에 따라 발생되는 부가적인 문제점이 발생하게 된다.
또한, 전술한 문제점을 해결하기 위해 미국특허출원번호 US 09/062543호에서는 웨이퍼 가장자리 영역(대략 10㎜ 내외)에만 질화막의 더미패턴을 형성하고 이를 통해 금속에 대한 CMP 공정에 따른 오염 및 들뜸 현상을 억제하고자 하였다.
하지만, 이 경우에는 더미패턴 형성을 위한 별도의 질화막 증착 및 패턴 형성을 위한 포토리소그라피 공정이 추가되어야 하며, 아울러, 반도체 제조 공정 기술이 0.1㎛ 이하의 디자인룰(Design rule)을 갖음에 따라 필요한 ArF(불화아르곤) 등의 노광원을 이용한 포토리소그라피 공정으로의 적용에 있어서도 그 문제점이 나타나게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플러그 도전층 증착 후 웨이퍼 가장자리에서의 과도 연마에 따른 패턴의 들뜸 및 잔류물의 오염에 의한 반도체 소자의 불량을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 웨이퍼 가장자리로부터의 거리에 따른 연마의 변화를 도시한 그래프.
도 2a 내지 도 2d는 종래기술에 따른 반도체 장치 제조 공정을 도시한 단면도.
도 3은 개선된 종래기술에 따른 반도체 장치를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 장치의 콘택 플러그 형성 공정을 도시한 단면도.
도 5는 도 4b의 포토레지스트 패턴의 형상을 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판 41 : 전도층패턴
42 : 하드마스크 43 : 희생하드마스크
45 : 식각정지막 46 : 절연막
47 : 플러그
상기의 목적을 달성하기 위해 본 발명은, 웨이퍼 상에 그 상부에 희생하드마스크와 하드마스크가 적층된 구조를 갖는 복수의 전도층패턴을 형성하는 단계; 상기 웨이퍼의 가장자리 영역만을 마스킹하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 하여 상기 웨이퍼의 중심 영역에서의 상기 희생하드마스크를 제거하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 전체 구조 상부에 절연막을 증착하는 단계; 상기 웨이퍼의 중심 영역에서 상기 전도층패턴 사이의 상기 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 및 상기 웨이퍼 중심 영역에서 상기 하드마스크가 노출되는 타겟으로 상기 콘택 플러그용 전도막과 상기 절연막 및 상기 웨이퍼 가장자리 영역에서의 상기 희생하드마스크를 제거하는 화학기계적연마 공정을 실시하여 서로 분리가 이루어진 다수의 플러그를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 웨이퍼 중앙에 도전층과 절연성이 하드마스크가 적층된 도전패턴을 형성할 때, 웨이퍼 가장자리 영역에서도 웨이퍼 중앙에 형성되는 도전패턴과 동일한 구조를 갖는 더미패턴을 형성하며, 이 때 도전패턴 및 더미패턴의 하드마스크 상에 연마 내성이 있는 예컨대, 금속 계열의 박막을 이용한 희생하드마스크를 하드마스크와 적층 구조로 형성한 다음, 더미패턴 상부에서만 희생하드마스크가 남도록 도전패턴 상부의 희생하드마스크를 제거한다.
이로 인해, 후속 절연막 증착시 웨이퍼 중앙과 가장자리 간의 패턴 밀도에 따른 글로벌 단차가 발생하더라도, 플러그 형성을 위한 콘택 식각 공정을 진행한 다음에 플러그용 물질을 증착후 실시하는 CMP 공정에서 더미패턴 상부에서는 희생하드마스크에 의해 연마 속도가 웨이퍼 중앙에 비해 더디게 되며, 이 때 희생하드마스크의 두께를 웨이퍼 중앙에서의 CMP시의 적정 연마 두께에 맞추면 웨이퍼 가장자리에서의 과도 연마에 따른 패턴의 들뜸과 금속 오염의 문제점을 해결할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 3a 내지 3c를 참조하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체 장치의 콘택 플러그 형성 공정을 도시한 단면도이다.
도 4a에는 웨이퍼(40)의 중심 영역(a-a')에 복수의 도전패턴 예컨대, 게이트전극 패턴 또는 비트라인 패턴을 형성하고, 이 때 웨이퍼(40)의 가장자리 영역(b-b')에서는 더미패턴을 형성하는 일련의 공정 단면이 개시되어 있는 바, 그 공정 과정을 간략히 살펴 본다. 한편, 본 발명의 일실시예에서는 게이트전극 패턴을 예로 들었으나, 비트라인일 경우 즉, 비트라인에 얼라인 되어 형성되는 캐패시터 콘택 플러그 형성 공정에도 적용이 가능하다.
반도체 장치를 이루기 위한 여러 요소가 형성된 웨이퍼(40) 상에 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.
활성영역에 이웃하는 다수의 도전패턴 즉, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트절연막(도시하지 않음)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 증착함으로써, 도전층(41a)을 형성한 다음, 질화막 계열의 하드마스크용 절연막을 증착한다.
계속해서, 웨이퍼 가장자리 영역(b-b')에서의 과도 연마를 방지하기 위한 하드마스크용 희생막을 증착한다.
여기서, 하드마스크용 희생막은 폴리실리콘막, Al막, W막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(44)을 형성한 다음, 포토레지스트 패턴(44)을 식각마스크로 하드마스크용 희생막과 하드마스크용 절연막을 선택적으로 식각하여 하드마스크(42)와 희생하드마스크(43)가 적층된 구조를 형성함으로써, 게이트전극 패턴(G)과 더미패턴(D) 형성 영역을 정의한다.
여기서, 포토레지스트 패턴(44)의 형성은, 하드마스크용 희생막 상에 유기 계열(Organic)의 반사방지층(Anti-Reflective Coating)을 도포하고, 그 상부에 포토레지스트를 도포한 후, KrF 또는 그 보다 광원의 파장이 짧은 ArF 또는 F2레이저를 이용한 노광원으로 노광한 다음, 베이킹 공정과 현상 공정을 실시함으로써 이루어진다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴(44)을 제거하는 바, 이는 도 4a에 점선으로 도시되어 있다.
이어서, 희생하드마스크(43)와 하드마스크(42)를 식각마스크로 도전층(41a)을 선택적으로 식각하여 웨이퍼 중심 영역(a-a')과 웨이퍼 가장자리 역역(a-a')에서 희생하드마스크(43)와 하드마스크(42) 및 도전층패턴(41)이 적층된 게이트전극 패턴(G) 및 더미패턴(D)을 각각 형성한다.
이어서, 웨이퍼 가장자리 영역(b-b')에서 더미패턴(D) 상부에서만 희생하드마스크(43)가 잔류하도록 웨이퍼 중심 영역(a-a') 즉, 게이트전극 패턴(G) 상부에서의 희생하드마스크(43)를 선택적으로 제거한다.
즉, 도 4b에 도시된 바와 같이, 웨이퍼 가장자리 영역(b-b')만을 마스킹하는 포토레지스트 패턴(44)을 형성한 다음, 포토레지스트 패턴(44)을 식각마스크로 게이트전극 패턴(G)이 형성된 웨이퍼 중심 영역(a-a')에서의 희생하드마스크(43) 만을 점선으로 도시된 바와 같이 선택적으로 제거한다.
한편, 전술한 바와 같이 더미패턴이 형성된 웨이퍼 가장자리 영역(b-b')만을 마스킹하는 포토레지스트 패턴(44)은 도 5에 도시된 바와 같은 평면 형상을 갖는다.
도 5를 참조하면, 포토레지스트 패턴(44)은 웨이퍼 가장자리 영역(b-b')만을 마스킹하므로, 이를 식각마스크로 웨이퍼 중심 영역(a-a')에서의 희생하드마스크(43)만 선택적으로 제거할 수 있다.
전술한 희생하드마스크 형성 및 그 제거시의 공정 레시피를 살펴 본다.
희생하드마스크(43)가 W막, WSix막 또는 WN막과 같이 텅스텐(W)을 포함하는 박막인 경우, SF6/N2의 혼합 가스를 사용한 플라즈마를 이용하며, 이 때 SF6/N2의 혼합비율이 0.10 ∼ 0.60인 것을 사용하는 것이 바람직하다.
희생하드마스크가 폴리실리콘막 또는 Ti막, TiN막, TiSix막, TiAlN막 또는 TiSiN막과 같이 티타늄(Ti)을 포함하는 박막인 경우, 염소 계열의 가스 특히, Cl2를 주식각가스로 하며, 이 때 식각 프로파일의 제어를 위해 산소(O2) 또는 CF 가스를 적절히 첨가하여 사용한다.
희생하드마스크가 Pt, Ir, Ru 등의 귀금속 또는 이들의 산화물을 포함하는경우 염소 계열 또는 불소 계열의 가스를 사용한 플라즈마를 이용하며, 이 때 식각 프로파일의 제어를 위해서는 높은 이온에너지(High ion energy)가 필요하므로 이를 위해 저압(Low pressure) 및 고 바이어스 파워(High bias power) 조건을 유지하도록 하는 것이 바람직하다.
이어서, 포토레지스트 스트립 공정을 통해 포토레지스트 패턴(44)을 제거한다.
따라서, 웨이퍼 가장자리 영역(b-b')에서의 더미패턴(D)은 희생하드마스크(43)와 하드마스크(42) 및 전도층패턴(41)이 적층된 구조를 이루고, 웨이퍼 중심 영역에서는 하드마스크(42)와 전도층패턴(41) 만이 적층된 구조를 이룬다.
이어서 도 4c에 도시된 바와 같이, 게이트전극 패턴(G) 및 더미패턴(D)이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(45)을 얇게 증착한다. 여기서, 식각정지막(45)으로 질화막 계열의 물질을 사용하는 이유는 플러그 등을 형성하기 위한 후속 공정 예컨대, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정에서 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴(G)의 식각 손실을 방지하기 위한 것이다.
계속해서, 게이트전극 패턴(G)과 더미패턴(D) 및 기판(40) 상부를 충분히 덮으며 층간절연을 위해 BPSG막 등의 산화막 계열의 절연막(46)을 형성한다. 한편, 전술한 바와 같이 웨이퍼 가장자리영역(b-b')과 웨이퍼 중심 영역(a-a') 간의 패턴 밀도 차에 의해 웨이퍼 가장자리 영역(b-b')이 웨이퍼 중심 영역(a-a') 비해 그 수직 높이가 낮아 두 영역 간의 도시된 'X'와 같은 단차가 발생한다.
여기서, 절연막(46)은 전술한 BPSG막 이외에 PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.
또한, TEOS막, HDP(high Density Plasma) 산화막 또는 APL(Advanced Planarization Layer)막 등을 사용할 수 있다.
다음으로, 웨이퍼 중심 영역(a-a')에서 게이트전극 패턴 사이의 기판(40) 구체적으로, 기판(40) 내의 활성영역과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크(도시하지 않음)를 형성한 다음, 셀콘택 오픈마스트를 식각마스크로 절연막(46)과 식각정지막(45)을 선택적으로 식각하여 게이트전극 패턴(G) 사이의 기판(40) 표면을 오픈시키는 콘택홀(도시하지 않음)을 형성한 다음, 오픈되어 노출된 기판(40) 표면에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘, 텅스텐(W) 또는 티타늄질화막(TiN) 등의 전도성 물질을 증착하여 도전막(47a)을 형성하는 바, 도 4d는 도전막(47a)이 형성된 공정 단면을 도시한다.
한편, 전술한 절연막(36) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C5F10등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.
종래의 경우 두 영역의 단차에 관계없이 셀영역의 식각타겟에 맞추어 일괄적인 도전막(47a)을 분리시켜 플러그를 형성하기 위한 평탄화 공정을 수행하였으므로, 웨이퍼 가장자리 영역(b-b')에서는 더미패턴(D)의 어택이 발생하였는 바, 본 발명에서는 CMP의 속도차를 웨이퍼 가장자리 영역(b-b')의 더미패턴(D)에 형성된 희생하드마스크(43)를 통해 완화시켜 웨이퍼 중심 영역(a-a')에서 평탄화가 이루어지는 시점과 일치시켰다.
즉, 도 4e에 도시된 바와 같이, 웨이퍼 가장자리 영역(b-b')의 희생하드마스크(43)와 웨이퍼 중심 영역(a-a')에서의 도전막(47a)과 절연막(46) 및 식각정지막(45)이 거의 동일 시점에서 제거될 수 있는 조건으로 CMP 공정을 실시하여 웨이퍼 중심 영역(A-A')에서 서로 격리된 플러그(47)를 형성한다.
희생하드마스크(43)의 식각속도가 도전막(47a)과 절연막(46)의 식각속도에 비해 현저하게 떨어지므로 웨이퍼 중심 영역(a-a')에서의 절연막(46)과 식각정지막(45)이 제거될 때까지 웨이퍼 가장자리 영역(b-b')에서의 더미패턴(D)의 손실은 거의 발생하지 않는다.
따라서, 별도의 막을 증착하고 패터닝하는 공정없이 희생하드마스크만을 제거하는 공정만을 추가하여 웨이퍼 가장자리 영역에서의 더미패턴의 어택을 방지하며, 콘택 플러그(47)를 평탄화 및 서로 격리시킬 수 있다.
아울러, ArF 또는 F2등의 0.1㎛ 이하의 패턴을 형성하기 위한 초미세 패턴 형성 공정 적용시 주지된 바와 같이 불소계 가스에 대한 ArF 포토레지스트의 약한 식각 내성을 희생하드마스크를 사용함으로써 극복할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 별도의 콘택 플러그 등의 형성 공정에서 웨이퍼 가장자리 영역에서의 연마 잔류물이 남는 현상과 더미패턴이 노출되는 현상을 방지할 수 있어, 궁극적으로 반도체 장치의 공정마진 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (9)

  1. 웨이퍼 상에 그 상부에 희생하드마스크와 하드마스크가 적층된 구조를 갖는 복수의 전도층패턴을 형성하는 단계;
    상기 웨이퍼의 가장자리 영역만을 마스킹하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 하여 상기 웨이퍼의 중심 영역에서의 상기 희생하드마스크를 제거하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    전체 구조 상부에 절연막을 증착하는 단계;
    상기 웨이퍼의 중심 영역에서 상기 전도층패턴 사이의 상기 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 전체구조 상부에 콘택 플러그용 전도막을 형성하는 단계; 및
    상기 웨이퍼 중심 영역에서 상기 하드마스크가 노출되는 타겟으로 상기 콘택 플러그용 전도막과 상기 절연막 및 상기 웨이퍼 가장자리 영역에서의 상기 희생하드마스크를 제거하는 화학기계적연마 공정을 실시하여 서로 분리가 이루어진 다수의 플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 화학기계적연마 공정시 상기 웨이퍼 가장자리 영역에서 상기 희생하드마스크가 식각되는 시간과 상기 웨이퍼 중심 영역에서 상기 전도막 및 상기 절연막이 식각되는 시간이 사실상 일치하도록 상기 희생하드마스크의 두께를 결정하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 웨이퍼 가장자리 영역의 상기 전도층패턴은 더미패턴인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 전도층패턴은 게이트전극 또는 비트라인인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 희생하드마스크는,
    폴리실리콘막, Al막, W막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 하드마스크용 희생막을 식각하는 단계에서,
    상기 하드마스크용 희생막이 W을 포함하는 경우 SF6/N2의 혼합 플라즈마를 이용하되, SF6/N2를 0.10 내지 0.60의 비율로 하여 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 5 항에 있어서,
    상기 하드마스크용 희생막을 식각하는 단계에서,
    상기 하드마스크용 희생막이 폴리실리콘 또는 Ti를 포함하는 경우 염소계열의 가스를 주식각가스로 하되, 식각 프로파일 제어를 위해 산소 또는 CF 가스를 첨가하여 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 5 항에 있어서,
    상기 하드마스크용 희생막을 식각하는 단계에서,
    상기 하드마스크용 희생막이 Pt, Ir 또는 Ru 중 어느 하느를 포함하는 귀금속 또는 이들의 산화물을 포함하는 경우 염소계열 또는 불소계열의 플라즈마를 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 콘택플러그용 전도막은 폴리실리콘, 텅스텐 또는 티타늄질화막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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