KR20060036669A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 갖는 도전패턴에 얼라인되도록 실시하는 SAC 식각 공정에서 버퍼 산화막의 어택으로 인한 SAC 페일을 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 형성하는 단계; 상기 도전패턴의 상부에서 어깨 부분만을 감싸도록 캡핑막을 형성하는 단계; 상기 캡핑막이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 전면에 그 상부가 평탄화된 층간절연막을 형성하는 단계; 및 상기 층간절연막과 상기 식각정지막 및 상기 스페이서를 선택적으로 식각하여 상기 이웃하는 복수의 도전패턴 사이의 상기 전도막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SAC, 콘택홀, 플러그, 식각정지막, 스페이서, SAC 페일.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1i는 종래기술에 따른 셀 콘택 플러그 형성 공정을 도시한 단면도.
도 2는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서가 형성된 공정 단면을 구체적으로 도시한 도면.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 셀 콘택 플러그용 콘택홀 형성 공정을 도시한 단면도.
도 4는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서(305)가 형성된 공정 단면을 구체적으로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
300: 기판 301 : 소자분리막
302 : 텅스텐막 303 : 폴리실리콘막
304 : 게이트 하드마스크 305 : 스페이서
309 : 캡핑막 310 : 식각정지막
311 : 층간절연막 312 : 마스크 패턴
313 : 콘택홀
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 SAC 페일(Fail)을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따 라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화 막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.
이하, 전술한 SAC 식각 공정을 이용한 셀콘택 공정을 살펴 보는 바, 도 1a 내지 도 1i는 종래기술에 따른 셀 콘택 플러그 형성 공정을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(101)과 웰(도시하지 않음) 등이 형성된 반도체 기판(100) 상에 게이트 하드마스크(104)/텅스텐막(103)/폴리실리콘막(102)/게이트 절연막(도시하지 않음)이 적층된 구조의 게이트전극 패턴을 형성한다.
게이트 절연막은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용한다. 여기서는 게이트 전도막으로 텅스텐막(103)/폴리실리콘막(102)의 적층 구조를 사용한 것을 그 예로 하였으나, 이외에도 폴리실리콘, 텅스텐막, 텅스텐 나이트라이드, 텅스텐 실리사이드 등의 단독 또는 이들의 조합된 형태를 이용할 수 있다.
게이트 하드마스크(104)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막이 어택받는 것을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역을 형성한다.
도 1b에 도시된 바와 같이, 게이트전극 패턴 형성을 위한 식각 공정에서 열화된 특성 회복을 위해 게이트 전극 측면을 선택적으로 산화시켜 선택 산화막(도시하지 않음)을 형성한 다음, 선택 산화막이 형성된 프로파일을 따라 스페이서(105)를 형성한다.
이어서, 스페이서(105)가 형성된 프로파일을 따라 TEOS(Tetra ethyl Ortho Silicate)막(106)을 형성한다.
도 2는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서(105)가 형성된 공정 단면을 구체적으로 도시한 도면이다.
도 2를 참조하면, 폴리실리콘막(102)과 텅스텐막(103) 및 하드마스크(104)가 적층된 게이트전극 패턴이 형성되어 있고, 그 측벽에 선택적 산화 공정에 의해 선택 산화막(SO; Selective Oxide)이 형성되어 있으며, 그 프로파일을 따라 실링 질화막(105a)과 버퍼 산화막(105b) 및 스페이서 질화막(105c)으로 이루어지는 질화막(N)/산화막(O)/질화막(N) 구조의 스페이서(105)가 형성되어 있다.
도 1c에 도시된 바와 같이, COR(Cell Oxide Removal) 마스크를 이용한 딥-아웃 공정을 실시하여 셀영역에서의 TEOS막(106)을 제거한다.
도 1d에 도시된 바와 같이, COR 마스크를 제거하고 스페이서(105)가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서(105) 및 게이트 전극 패턴 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(107)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막(107)이 형성되도록 하는 것이 바람직하며, 식각정지막(107)으로는 질화막 계열의 물질막을 이용한다.
도 1e에 도시한 바와 같이, 식각정지막(107)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(108)을 형성한다.
도 1f에 도시된 바와 같이, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각 등의 평탄화 공정을 통해 층간절연막(108)을 평탄화시킨다. 이는 후속 포토리소그라피 공정에서 층간절연막(108) 표면의 분균일성으로 인한 패턴 불량을 방지하기 위한 것이다.
도 1g에 도시된 바와 같이, 층간절연막(108) 상에 셀 콘택 플러그 형성을 위한 포토레지스트 패턴(109)을 형성한다. 포토레지스트 패턴(109)과 그 하부의 층 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
도 1h에 도시된 바와 같이, 포토레지스트 패턴(109)을 식각마스크로 층간절연막(108)과 식각정지막(107) 및 스페이서(105)를 식각하여 이웃하는 게이트전극 패턴 사이의 기판(100)을 노출시키는 콘택홀(110)을 형성한다.
전술한 콘택홀(110) 형성 공정은 대체적으로, 층간절연막(108)과 게이트 하드마스크(104)의 식각선택비를 이용한 SAC 식각 공정으로, 포토레지스트 패턴(109)을 식각마스크로 층간절연막(108)을 식각하여 식각정지막(107)에서 식각 멈춤을 하는 SAC 식각 공정과, 식각정지막(107)과 스페이서(106)를 제거하여 기판(100, 구체적으로는 불순물 확산영역)을 노출시키는 콘택홀(109) 오픈 공정 및 콘택홀(109)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
한편, 질화막은 스트레스에 취약한 특성이 있는 바, 이를 해결하기 위해 스페이서(105)를 스페이서 질화막(105c)/버퍼 산화막(105b)/실링 질화막(105a) 구조로 형성한다. 이러한 적층 구조에서 스페이서 질화막(105c)의 과도 식각으로 인해 스페이서 질화막(105c)에 마이크로 크랙(Micro crack)이 발생하게 되면, 이러한 마이크로 크랙을 따라 투입된 습식 케미컬에 의해 버퍼 산화막(105b)을 따라 어택이 발생한다.
이러한 어택은 결국 후속 셀 콘택 플러그와 게이트 전도막 사이의 브릿지를 유발하게 된다.
도면부호 '111'은 식각시 스페이서(105)가 식각되어 버퍼 산화막(105b)이 손실되는 취약 부분을 나타낸다.
이어서, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(109)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(109)과 같이 제거된다.
도 1i에 도시된 바와 같이, 콘택홀(110)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(110)을 충분히 매립시킨 다음, 게이트 하드마스크(104)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(110)을 통해 기판(100)의 불순물 확산영역과 전기적으로 도통되며 게이트 하드마스크(104) 또는 층간절연 막(108)과 평탄화된 플러그(112)를 형성한다. 플러그 형성용 전도성 물질로는 주로 폴리실리콘을 사용한다.
플러그(110) 아이솔레이션을 위한 평탄화시에는 주로 CMP 공정을 이용한다.
버퍼 산화막(105b)이 어택된 부분에서 도면부호 '113'과 같이 게이트 전도막과 플러그 간의 브릿지가 유발되어 전기적 단락이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 갖는 도전패턴에 얼라인되도록 실시하는 SAC 식각 공정에서 버퍼 산화막의 어택으로 인한 SAC 페일을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 형성하는 단계; 상기 도전패턴의 상부에서 어깨 부분만을 감싸도록 캡핑막을 형성하는 단계; 상기 캡핑막이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 전면에 그 상부가 평탄화된 층간절연막을 형성하는 단계; 및 상기 층간절연막과 상기 식각정지막 및 상기 스페이서를 선택적 으로 식각하여 상기 이웃하는 복수의 도전패턴 사이의 상기 전도막을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 질화막/산화막/질화막 구조의 스페이서를 갖는 도전패턴(예컨대, 게이트 전극 패턴, 비트라인 등) 형성 후 도전패턴의 어깨 부분 즉, 상단 측면의 일부만을 감싸도록 캡핑막을 형성하고 그 상부에 식각정지막을 형성한다.
따라서, 콘택 오픈 공정시 도전패턴의 어깨 부분에서 스페이서를 이루는 산화막을 따라 발생하는 케미컬에 의한 어택을 방지할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 셀 콘택 플러그용 콘택홀 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 콘택홀 형성 공정을 살펴본다.
도 3a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(300)에 국부적으로 필드절연막(301)을 형성한 후, 웰(도시하지 않음)을 형성한다.
이어서, 기판(300) 상에 게이트 하드마스크(304)/텅스텐막(303)/폴리실리콘막(302)/게이트 절연막(도시하지 않음)이 적층된 구조의 게이트전극 패턴을 형성한 다.
게이트 절연막은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용한다. 여기서는 게이트 전도막으로 텅스텐막(103)/폴리실리콘막(102)의 적층 구조를 사용한 것을 그 예로 하였으나, 이외에도 폴리실리콘, 텅스텐막, 텅스텐 나이트라이드, 텅스텐 실리사이드 등의 단독 또는 이들의 조합된 형태를 이용할 수 있다.
게이트 하드마스크(304)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막이 어택받는 것을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴 사이의 기판(300)에 소스/드레인 접합 등의 불순물 확산영역을 형성한다.
도 3b에 도시된 바와 같이, 게이트전극 패턴 형성을 위한 식각 공정에서 열화된 특성 회복을 위해 게이트 전극 측면을 선택적으로 산화시켜 선택 산화막(도시하지 않음)을 형성한 다음, 선택 산화막이 형성된 프로파일을 따라 스페이서(305)를 형성한다.
이어서, 스페이서(305)가 형성된 프로파일을 따라 TEOS막(306)을 형성한다. TEOS막(306)은 500Å 정도의 두께로 형성한다.
도 4는 게이트전극 패턴이 형성된 프로파일을 따라 스페이서(305)가 형성된 공정 단면을 구체적으로 도시한 도면이다.
도 4를 참조하면, 폴리실리콘막(302)과 텅스텐막(303) 및 하드마스크(304)가 적층된 게이트전극 패턴이 형성되어 있고, 그 측벽에 선택적 산화 공정에 의해 선택 산화막(SO)이 형성되어 있으며, 그 프로파일을 따라 실링 질화막(305a)과 버퍼 산화막(305b) 및 스페이서 질화막(305c)으로 이루어지는 질화막(N)/산화막(O)/질화막(N) 구조의 스페이서(305)가 형성되어 있다.
여기서, 선택 산화막(SO)은 25Å, 실링 질화막(305a)은 70Å, 버퍼 산화막(305b)은 80Å, 스페이서 질화막(305c)은 90Å의 두께 정도로 하는 것이 바람직하다.
도 3c에 도시된 바와 같이, COR 마스크를 이용한 딥-아웃 공정을 실시하여 셀영역에서의 TEOS막(306)을 제거한다.
도 3d에 도시된 바와 같이, COR 마스크를 제거한 다음, 스페이서(305)가 형성된 전체 구조 상부에 포토레지스트(307)를 도포한다.
포토레지스트(307)가 게이트전극 패턴 사이를 충분히 매립할 수 있도록 하는 것이 바람직하다.
도 3e에 도시된 바와 같이, 블랭킷 노광(308)을 실시하여 포토레지스트(307)를 노광하여 포토레지스트(307)의 전체 상부에서 광가교 반응을 유도한 후, 현상 공정을 통해 광가교 반응이 일어난 포토레지스트(307)를 제거한다.
이 때, 게이트 하드마스크(304)의 최하단 보다는 높게 포토레지스트(307)가 남도록 게이트전극 패턴의 상부 어깨 부분을 노출시킨다.
전체 프로파일을 따라 캡핑용 절연막을 증착한 후, 전면식각을 실시하여 게이트전극 패턴의 노출된 어깨 부분을 감싸도록 캡핑막(309)을 형성한다. 캡핑용 절연막은 질화막 계열의 절연막을 사용하는 것이 바람직하다.
도 3e에 도시된 바와 같이, 포토레지스트 스트리퍼를 이용하거나 O2 플라즈마를 이용하여 남아 있는 포토레지스트(307)를 제거한다.
포토레지스트(307) 제거 후 캡핑막(309)은 게이트전극 패턴의 어깨 부분만을 감싸는 구조를 이루게 된다. 캡핑막(309)이 형성된 프로파일을 따라 식각정지막(310)을 형성한다,
식각정지막(310)으로는 질화막 계열의 절연막을 사용하며 약 100Å 정도의 두께로 형성하는 것이 바람직하다.
도 3h에 도시된 바와 같이, 식각정지막(310)이 형성된 전체 구조 상에 산화막 계열의 층간절연막(311)을 형성한다.
층간절연막(311)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용한다.
CMP 또는 전면식각 등의 평탄화 공정을 통해 층간절연막(311)을 평탄화시킨 다. 이는 후속 포토리소그라피 공정에서 층간절연막(311)의 표면이 분균일하여 패턴 불량이 발생하는 것을 방지하기 위한 것이다.
이어서, 층간절연막(311) 상에 셀 콘택 플러그 형성을 위한 마스크 패턴(312)을 형성한다.
여기서, 마스크 패턴(312)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 하드마스크를 포함할 수도 있고, 하드마스크 만을 지칭할 수도 있다. 하드마스크 재료로는 Al2O3 또는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 하부 구조 사이에 사용한다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
포토레지스트 패턴 형성 공정을 보다 구체적으로 살펴 보면, 층간절연막(311)이나 반사방지막 또는 하드마스크용 물질막 등의 하부 구조 상에 포토레지스 트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴을 형성한다.
여기서, 포토레지스트 패턴은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.
이어서, 마스크 패턴(312)을 식각마스크로 피식각층인 층간절연막(311)을 식각하여 이웃하는 게이트전극 패턴 사이의 식각정지막(310)에서 식각이 멈추는 SAC 식각 공정을 실시하여 콘택홀(313)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F 6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3 HF5 또는 CHF3 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 마스크 패턴(312)을 제거한다.
콘택 플러그 형성을 위한 콘택홀(313) 형성 공정은 대체적으로, 층간절연막(311)과 게이트 하드마스크(304)의 식각선택비를 이용한 SAC 식각 공정으로 마스크 패턴(312)을 식각마스크로 층간절연막(311)을 식각하여 식각정지막(310) 등에서 식 각 멈춤을 하는 SAC 식각 공정과, 식각정지막(310)과 스페이서(305)를 제거하여 기판(300, 구체적으로는 불순물 확산영역)을 노출시키는 콘택홀(313) 오픈 공정 및 콘택홀(313)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
본 발명에서는 SAC 식각 또는 연속되는 콘택 오픈 공정에서 스페이서를 이루는 스페이서 질화막(305c)에 발생된 마이크로 크랙으로 인해 버퍼 산화막(305b)이 손실되는 것을 방지하기 위해 버퍼 산화막(305b)이 노출될 수 있는 게이트전극 패턴의 어깨 부분을 캡핑막(309)을 이용하여 캡핑하였다.
따라서, 캡핑막(309)으로 인해 콘택 오픈 및 세정 공정에서 습식 케미컬이 스페이서 질화막(305c)의 에지 스트레인(Edge strain)으로 인한 마이크로 크랙을 통해 침투하는 것을 방지할 수 있다.
한편, 마스크 패턴(312)이 포토레지스트 패턴을 포함하는 경우 포토레지스트 패턴과 반사방지막 만을 제거하고 하드마스크는 남겨 놓을 수 있다. 이 때 남은 하드마스크는 후속 플러그 아이솔레이션을 위한 평탄화 공정에서 제거할 수 있다. 그러나, CD 측정을 위한 SEM 촬영시 하드마스크로 인해 촬영에 지장이 있을 수 있으므로 하드마스크 또한 제거하는 것이 바람직하다.
반사방지막을 유기 계열로 사용할 경우 포토레지스트 패턴 제거를 위한 애싱 공정에서 포토레지스트 패턴과 같이 제거가 가능하다.
이어서, 전면식각 또는 습식 세정 공정을 실시하여 콘택홀(313) 저면에서의 식각정지막(310)과 스페이서(305)를 제거하여 기판(300, 구체적으로는 불순물 확산 영역)을 노출시키는 콘택 오픈 공정을 실시한다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 전면 식각 등의 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 불산을 이용하는 것이 바람직하다. 아울러, 불산에 과수(H2O2)와 순수(H2O)가 혼합된 케미컬을 사용할 수도 있다.
이 때, 습식 케미컬의 어택에 상대적으로 취약했던 게이트전극 패턴의 어깨 부분에서 캡핑막(309)에 의해 어택이 방지된다.
한편, 전술한 실시예에서는 셀 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 스토리지노드 콘택 플러그 형성 공정에 이를 적용할 수 있다.
아울러, 그 측면에 질화막/산화막/질화막 구조의 스페이서를 갖는 도전패턴의 측면에 얼라인되는 모든 콘택홀 형성 공정에 적용이 가능하다.
따라서, 스토리지노드 콘택 플러그 형성 공정일 경우 하부의 불순물 확산영역은 셀 콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.
전술한 바와 같이 이루어지는 본 발명은, 그 측면에 N/O/N 구조의 스페이서를 갖는 게이트전극 패턴 또는 비트라인 등의 도전패턴의 측면에 얼라인되는 콘택 홀 형성을 위한 식각 공정을 실시함에 있어서, 도전패턴의 어깨 부분 즉, 상단 측면의 일부만을 감싸도록 캡핑막을 형성하여 후속 세정 공정에서 산화막이 노출되는 것을 원천적으로 방지함으로써, 스페이서 질화막의 에지 스트레인으로 인한 마이크로 크랙을 통해 침투한 습식 케미컬로 인한 버퍼 산화막의 손실을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 형성 공정시 SAC 페일을 방지할 수 있으며, 플러그와 도전패턴 간의 브릿지 발생을 억제할 수 있어, 반도체 소자의 수율을 향상시키는 효과가 있다.

Claims (11)

  1. 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 스페이서 질화막/버퍼 산화막/실링 질화막 구조의 스페이서를 형성하는 단계;
    상기 도전패턴의 상부에서 어깨 부분만을 감싸도록 캡핑막을 형성하는 단계;
    상기 캡핑막이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막이 형성된 전면에 그 상부가 평탄화된 층간절연막을 형성하는 단계; 및
    상기 층간절연막과 상기 식각정지막 및 상기 스페이서를 선택적으로 식각하여 상기 이웃하는 복수의 도전패턴 사이의 상기 전도막을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 캡핑막이 상기 도전패턴의 상부 측면으로부터 최대 상기 하드마스크의 최하단까지 확장되도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    상기 스페이서가 형성된 전면에 포토레지스트를 도포하는 단계;
    블랭킷 노광을 실시하여 적어도 상기 하드마스크의 최하단 보다는 높은 부분까지 상기 포토레지스트를 노광하는 단계;
    상기 노광된 포토레지스트를 제거하는 단계;
    상기 포토레지스트가 부분적으로 제거된 전체 프로파일을 따라 캡핑용 절연막을 증착하는 단계;
    전면식각을 실시하여 상기 도전패턴의 상부로부터 상기 남아 있는 포토레지스트까지 확장된 캡핑막을 형성하는 단계; 및
    상기 남아 있는 포토레지스트를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 캡핑용 절연막은 질화막 계열의 절연막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 층간절연막을 포함하는 전면에 콘택홀 형성을 위한 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 식각정지막을 노출시키는 단계와,
    상기 마스크 패턴을 제거하는 단계와.
    상기 식각정지막과 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 4 항에 있어서,
    상기 층간절연막은 산화막 계열의 절연막인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 폴리머를 발생시키기 위한 가스 즉, CaHbFc(a,b,c는 1 내지 10)를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 4 항에 있어서,
    상기 마스크 패턴은,
    포토레지스트 패턴, 포토레지스트 패턴/희생 하드마스크 또는 희생 하드마스크 중 어느 하나의 구조를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 희생 하드마스크는 질화막, 텅스텐막 또는 폴리실리콘막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 전도막을 노출시키는 단계 후, 상기 콘택홀 저면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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