KR100772679B1 - 반도체 소자 제조방법 - Google Patents

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한기현
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Abstract

본 발명은 게이트하드마스크의 첨점화 현상을 감소시킬 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 게이트전극과 게이트하드마스크가 적층된 게이트패턴을 형성하는 단계, 상기 게이트패턴의 측벽과 상부에서 서로 다른 두께를 갖는 보호막을 형성하는 단계, 상기 보호막 상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 상기 게이트패턴 사이에 오픈부를 형성하는 단계, 상기 오픈부 아래 상기 게이트패턴 사이의 보호막을 식각하는 단계, 상기 오픈부에 도전물질을 매립하여 콘택 플러그를 형성하는 단계를 포함하고, 상기한 본 발명은 게이트하드마스크의 첨점화 현상을 감소시켜 상부와의 절연을 위한 일정 높이의 게이트하드마스크를 확보하고 동시에 랜딩 플러그 콘택 식각시 오픈마진을 확보할 수 있는 효과가 있다.
게이트하드마스크, 첨점화, 스텝커버리지, PECVD

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술의 문제점을 나타내는 TEM사진,
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 바람직한 제1실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4e는 본 발명의 바람직한 제2실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 5a는 증착방법에 따른 질화막의 스텝커버리지를 나타내는 그래프,
도 5b는 SiH4와 NH3의 혼합비에 따른 스텝커버리지를 나타내는 그래프,
도 6a와 도 6b는 스텝커버리지에 따른 보호막을 비교하기 위한 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트절연막
33 : 폴리실리콘전극 34 : 금속전극
35 : 게이트하드마스크 36 : 보호막
37 : 절연층 38 : 마스크패턴
39 : 오픈부 40 : 랜딩 플러그 콘택
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트패턴 형성방법에 관한 것이다.
반도체 소자의 고집적화, 소형화 및 고속화에 따라 게이트패턴의 면적이 감소하고, 게이트패턴 식각시 프로파일이 첨점화 되어 가고 있다(도 1참조).
이러한 첨점화는 후속 스토리지 노드 콘택 노드(Storage Node Contact Node)와 비트라인 콘택 노드(Bit Line Contact Node)에 증착되는 폴리실리콘전극과의 절연을 목적으로 증착되는 질화막에 의해 감소되지만 그 효과가 미비하여 랜딩 플러그 콘택(Landing Plug Contact) 공정시 게이트하드마스크질화막의 손실이 매우 크다.
이렇듯, 상부와의 절연을 목적으로 일정두께 유지되어야할 게이트하드마스크질화막의 높이가 손실에 의해 감소하여 상부에 형성될 비트라인 콘택 노드 또는 스토리지 노드 콘택 노드를 위한 랜딩 플러그 콘택 식각시 게이트패턴과 플러그 간의 오픈(Open) 현상이 발생한다. 또한, 랜딩 플러그 콘택 식각시 식각의 특성상 상부 의 프로파일에 따라 식각되는 양의 차이가 발생한다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트절연막(12)을 형성하고, 복수개의 게이트패턴(13)을 형성한다. 여기서, 게이트패턴(13)은 게이트전극(13A)과 게이트하드마스크(13B)가 순차로 적층된 구조로 형성된다.
이어서, 게이트패턴(13)을 포함한 전면에 균일한 두께의 질화막(14)을 형성하고, 게이트패턴(13) 사이를 채울때까지 층간산화막(15)을 형성한다. 이어서, 층간산화막(15) 상에 마스크패턴(16)을 형성한다.
도 2b 및 도 2c에 도시된 바와 같이, 층간산화막(15)을 자기정렬 콘택 식각하여 게이트패턴(13) 사이에 오픈부(17)를 형성한다.
위와 같이, 종래 기술은 층간산화막(15)을 자기정렬 콘택 식각하여 게이트패턴(13) 사이에 오픈부(17)를 형성한다.
그러나, 종래 기술은 자기정렬 콘택 식각시 게이트패턴(13)의 상부 즉, 게이트하드마스크질화막(13B)이 손실된다. 이러한 손실은 게이트하드마스크질화막(13B)의 첨점화로 인해 상부에서의 식각과 동시에 측벽의 식각이 이루어지기 때문에 식각의 정도가 가속화된다. 식각의 정도가 가속화되면 게이트하드마스크질화막(13B)외에 게이트전극(13A)까지 손실되는 문제점이 있다. 또한, 게이트패턴(13)의 폭이 감소함에 따라 라인의 형태가 가늘어지고, 이에 따라 후속 공정에서의 게이트하드마스크질화막이 절연물로서의 역할을 하기 위해서는 게이트하드마스크질화막의 높 이를 올려야 하나 게이트하드마스크질화막의 높이를 올리는 경우 첨점화 현상은 커지고 패터닝이 어려워지는 문제점이 있다.
또한, 첨점화 현상의 감소를 위해 게이트하드마스크질화막의 높이를 감소시키면 후속 식각공정에서 상부와의 절연을 위한 일정높이의 게이트하드마스크질화막을 확보할 수 없다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트하드마스크의 첨점화 현상을 감소시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
본 발명은 기판 상에 게이트전극과 게이트하드마스크가 적층된 게이트패턴을 형성하는 단계, 상기 게이트패턴의 측벽과 상부에서 서로 다른 두께를 갖는 보호막을 형성하는 단계, 상기 보호막 상에 절연막을 형성하는 단계, 상기 절연막을 식각하여 상기 게이트패턴 사이에 오픈부를 형성하는 단계, 상기 오픈부 아래 상기 게이트패턴 사이의 보호막을 식각하는 단계, 상기 오픈부에 도전물질을 매립하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 보호막은 게이트패턴의 측벽보다 게이트패턴의 상부에 더 두껍게 형성하되, 질화막으로 형성하고, PECVD(Plasma Enhanced Chemical Vapor Deposition)방 법으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 바람직한 제1실시예에 따른 반도체 소자 제조방법에 관한 것이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 게이트절연막(32)을 형성한다. 여기서, 게이트절연막(32)은 산화막으로 형성할 수 있다.
이어서, 게이트절연막(32) 상에 게이트패턴(33)을 형성한다. 여기서, 게이트패턴은 게이트전극(33A)과 게이트하드마스크(33B)의 적층구조로 형성된다. 특히, 게이트전극(33A)은 금속 또는 금속실리사이드로 형성할 수 있는데 이때, 금속은 텅스텐(Ｗ), 금속실리사이드는 텅스텐실리사이드(ＷSix)로 형성할 수 있고, 게이트하드마스크(35)는 질화막으로 형성할 수 있다.
게이트패턴(33)은 금속 또는 금속실리사이드층 및 질화막을 차례로 형성하고 패터닝하여 형성하는데, 이때 식각특성에 의해 게이트하드마스크(33B)의 어깨부에 식각이 더 진행되어 게이트하드마스크(33B)가 손실되어 경사 프로파일(Ｓ, Slope Profile)을 갖는 첨점화 현상이 나타난다.
도 3b에 도시된 바와 같이, 게이트패턴(33)을 포함하는 결과물의 전면에 게이트패턴(33)의 측벽과 상부에서 서로 다른 두께를 갖는 보호막(34)을 형성한다. 여기서, 보호막(34)은 게이트패턴의 측벽보다 게이트패턴의 상부에 더 두껍게 형성하되, 질화막으로 형성할 수 있다.
통상 질화막은 스텝커버리지가 99％로써 게이트패턴(33) 상부에 형성되는 두께가 증가되는 것과 동시에 측벽 및 하부에 형성되는 두께도 증가하여 후속 랜딩 플러그 콘택(Landing Plug Contact) 식각시 오픈마진(Open Margin)이 감소하게 되는데, 이를 극복하기 위해 보호막(34)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착한 질화막으로 형성한다. 이는 다른 증착방법에 비하여 질화막을 스텝커버리지가 열악하도록 형성하기 위함이고, 이는 도 5a에서 자세히 알 수 있다.
도 5a는 증착방법에 따른 질화막의 스텝커버리지를 나타내는 그래프이다.
도 5a를 참고하면, 퍼니스(Furnace)에서 실시한 LPCVD(Low Plasma Chemical Vapor Deposition)방법은 스텝커버리지가 96.5와 99.4인데 비해 PECVD방법은 41.5와 37.8로 스텝커버리지가 열악함을 확연히 알 수 있다.
PECVD방법을 이용한 보호막(34)은 350℃∼650℃의 고온에서 SiH4와 NH3의 혼합가스를 사용하여 형성한다. 특히, SiH4와 NH3는 적어도 1:3 이상의 유량비를 갖도록 혼합하되, SiH4는 10sccm∼50sccm, NH3는 30sccm∼150sccm의 유량을 사용한다.
SiH4와 NH3의 혼합비를 적어도 1:3 이상의 유량비를 갖도록 하는 이유는 도 5b에서 자세히 알 수 있다.
도 5b는 SiH4와 NH3의 혼합비에 따른 스텝커버리지를 나타내는 그래프이다.
도 5b를 참고하면, SiH4/NH3이 0.125일때 스텝커버리지가 90.3과 83.4인데 비해 SiH4/NH3이 0.375일때 스텝커버리지가 72.8과 72.1로 열악함을 알 수 있다.
위와 같이, SiH4와 NH3의 유량비를 적어도 1:3이상으로 조절하고 PECVD방법을 이용한 보호막(34)을 형성함으로써 스텝커버리지가 열악하여 게이트하드마스크(33B)의 첨점화 현상은 감소시키면서 동시에 게이트패턴 측벽의 보호막(34)의 두께는 기존과 동등하게 유지함으로써 후속 랜딩 플러그 콘택 식각시 오픈 마진 감소를 방지하면서도 랜딩 플러그와의 절연을 위한 일정 두께를 확보할 수 있다.
또한, 게이트패턴의 선폭이 감소함에 따라 전기적인 특성을 구현하기 위하여 게이트전극(33A)을 적용할 때, 게이트전극(33A)의 산화방지를 위해 질화막을 추가 증착하는 경우 게이트하드마스크(33B) 상부의 폭을 더 넓힘으로써 첨점화 현상을 감소시킬 수 있다. 이는 이후 본 발명의 바람직한 제2실시예에서 자세히 설명하기로 한다.
도 3c에 도시된 바와 같이, 보호막(34) 상에 절연층(35)을 형성한다. 여기서, 절연층(35)은 게이트패턴(33) 간의 절연 및 후속 비트라인패턴과의 층간절연막 역할을 하기 위한 것으로, 산화막으로 형성할 수 있다.
이어서, 절연층(35) 상에 마스크패턴(36)을 형성한다. 여기서, 마스크패턴(36)은 하드마스크를 형성하고, 랜딩 플러그 콘택을 위한 오픈부 예정지역이 정의되도록 패터닝하여 형성한다.
도 3d에 도시된 바와 같이, 절연층(35)에 자기정렬 콘택 식각공정을 실시하여 게이트패턴 사이에 랜딩 플러그 콘택을 위한 오픈부(37)를 형성한다.
자기정렬 콘택 식각공정에서 보호막(34)이 일부 손실되지만 스텝커버리지가 열악하게 증착된 보호막(34)이 게이트하드마스크(33B) 상부로 두껍게 형성되었기 때문에 절연을 위한 게이트하드마스크(33B)의 충분한 두께 확보가 가능하다.
또한, 보호막(34)은 게이트패턴의 측벽은 기존과 동일하게 즉, 얇게 형성되기 때문에 자기정렬 콘택 식각시 오픈 마진을 확보할 수 있다.
이어서, 오픈부(37) 아래 보호막(34)과 게이트절연막(32)을 식각하여 반도체 기판(31)을 노출시킨다.
도 3e에 도시된 바와 같이, 오픈부(37)에 도전물질을 매립하여 랜딩 플러그(38)를 형성한다. 여기서, 도전물질은 폴리실리콘(Poly Silicon)으로 형성하고, 물리적 식각은 전면식각 또는 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정으로 실시한다. 또한, 물리적 식각은 절연층(35)이 드러나는 타겟으로 실시한다.
도 4a 내지 도 4e는 본 발명의 바람직한 제2실시예에 따른 반도체 소자 제조방법에 관한 것이다.
도 4a에 도시된 바와 같이, 기판(51) 상에 게이트절연막(52)을 형성한다. 여기서, 게이트절연막(52)은 산화막으로 형성할 수 있다.
이어서, 게이트절연막(52) 상에 게이트패턴(53)을 형성한다. 여기서, 게이트 패턴은 게이트전극(53A)과 게이트하드마스크(53B)의 적층구조로 형성된다. 특히, 게이트전극(53A)은 금속 또는 금속실리사이드로 형성할 수 있는데, 금속은 텅스텐(Ｗ) 금속실리사이드는 텅스텐실리사이드(ＷSix)를 제외한 다른 금속실리사이드로 형성할 수 있고, 게이트하드마스크(53B)는 질화막으로 형성할 수 있다.
게이트패턴(53)은 금속 또는 금속실리사이드층 및 질화막을 차례로 형성하고 패터닝하여 형성하는데, 이때 식각특성에 의해 게이트하드마스크(53B)의 어깨부가 식각이 더 진행되어 게이트하드마스크(53B)가 경사 프로파일(Ｓ, Slope Profile)을 갖는 첨점화 현상이 나타난다.
이어서, 게이트패턴(53)의 측벽에 측벽보호막(54)을 형성한다. 여기서, 측벽보호막(54)은 산화되기 쉬운 게이트전극(53A)이 후속 열공정에서 산화되는 것을 방지하기 위해 형성하는 것으로, 질화막으로 형성할 수 있다. 이와 같이, 게이트패턴(53)의 측벽에 산화방지용 측벽보호막(54)을 추가로 형성함으로써 게이트패턴(53)의 첨점화 현상 감소효과가 증대된다.
도 4b에 도시된 바와 같이, 측벽보호막(54)을 포함하는 결과물의 전면에 게이트패턴(53)의 측벽과 상부에서 서로 다른 두께를 갖는 보호막(55)을 형성한다. 여기서, 보호막(55)은 게이트패턴(53)의 측벽보다 게이트패턴(53)의 상부에 더 두껍게 형성하되, 질화막으로 형성할 수 있다.
통상 질화막은 스텝커버리지가 99％로써 게이트패턴 상부에 형성되는 두께가 증가되는 것과 동시에 측벽 및 하부에 형성되는 두께도 증가하여 후속 랜딩 플러그 콘택(LPC:Landing Plug Contact) 식각시 오픈마진(Open Margin)이 감소하게 되는 데, 이를 극복하기 위해 보호막(55)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 증착한 질화막으로 형성한다. 이는 다른 증착방법에 비하여 질화막을 스텝커버리지가 열악하도록 형성하기 위함이고, 이는 도 5a에서 자세히 알 수 있다.
도 5a는 증착방법에 따른 질화막의 스텝커버리지를 나타내는 그래프이다.
도 5a를 참고하면, 퍼니스(Furnace)에서 실시한 LPCVD(Low Plasma Chemical Vapor Deposition)방법은 스텝커버리지가 96.5와 99.4인데 비해 PECVD방법은 41.5와 37.8로 스텝커버리지가 열악함을 확연히 알 수 있다.
PECVD방법을 이용한 보호막(55)은 350℃∼650℃의 고온에서 SiH4와 NH3의 혼합가스를 사용하여 형성한다. 특히, SiH4와 NH3는 적어도 1:3 이상의 유량비를 갖도록 혼합하되, SiH4는 10sccm∼50sccm, NH3는 30sccm∼150sccm의 유량을 사용한다.
SiH4와 NH3의 혼합비를 적어도 1:3 이상의 유량비를 갖도록 하는 이유는 도 5b에서 자세히 알 수 있다.
도 5b는 SiH4와 NH3의 혼합비에 따른 스텝커버리지를 나타내는 그래프이다.
도 5b를 참고하면, SiH4/NH3이 0.125일때 스텝커버리지가 90.3과 83.4인데 비해 SiH4/NH3이 0.375일때 스텝커버리지가 72.8과 72.1로 열악함을 알 수 있다.
위와 같이, SiH4와 NH3의 유량비를 적어도 1:3이상으로 조절하고 PECVD방법을 이용한 보호막(55)을 형성함으로써 스텝커버리지가 열악하여 게이트하드마스 크(53B)의 첨점화 현상은 감소시키면서 동시에 게이트패턴 측벽의 보호막(55)의 두께는 기존과 동등하게 유지함으로써 후속 랜딩 플러그 콘택 식각시 오픈 마진 감소를 방지하면서도 랜딩 플러그와의 절연을 위한 일정 두께를 확보할 수 있다.
또한, 도 4b에서 게이트패턴(53)의 측벽에 측벽보호막(54)을 추가로 형성함으로써 첨점화 현상의 감소효과가 더 좋아졌다.
도 4c에 도시된 바와 같이, 보호막(55) 상에 절연층(56)을 형성한다. 여기서, 절연층(56)은 게이트패턴 간의 절연 및 후속 비트라인패턴과의 층간절연막 역할을 하기 위한 것으로, 산화막으로 형성할 수 있다.
이어서, 절연층(56) 상에 마스크패턴(57)을 형성한다. 여기서, 마스크패턴(57)은 하드마스크를 형성하고, 랜딩 플러그 콘택을 위한 오픈부 예정지역이 정의되도록 패터닝하여 형성한다.
도 4d에 도시된 바와 같이, 절연층(56)에 자기정렬 콘택 식각공정을 실시하여 게이트패턴 사이에 랜딩 플러그 콘택을 위한 오픈부(58)를 형성한다.
자기정렬 콘택 식각공정에서 보호막(55)이 일부 손실되지만 스텝커버리지가 열악하게 증착된 보호막(55)이 게이트하드마스크(53B) 상부로 두껍게 형성되고 측벽보호막(54)이 더 형성되었기 때문에 절연을 위한 게이트하드마스크(53B)의 충분한 두께 확보가 가능하다.
또한, 보호막(55)은 게이트패턴의 측벽은 기존과 동일하게 즉, 얇게 형성되기 때문에 자기정렬 콘택 식각시 오픈 마진을 확보할 수 있다.
이어서, 오픈부(58) 아래 보호막(55)과 게이트절연막(52)을 식각하여 반도체 기판(51)을 노출시킨다.
도 4e에 도시된 바와 같이, 오픈부(58)에 도전물질을 매립하여 랜딩 플러그(59)를 형성한다. 여기서, 도전물질은 폴리실리콘(Poly Silicon)으로 형성하고, 물리적 식각은 전면식각 또는 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정으로 실시한다. 또한, 물리적 식각은 절연층(56)이 드러나는 타겟으로 실시한다.
도 6a 및 도 6b는 스텝커버리지에 따른 보호막을 비교하기 위한 TEM사진이다.
도 6a를 참고하면, 스텝커버리지가 90％이상의 질화막을 증착한 TEM사진이다. 이는 게이트패턴의 상부 및 측벽에 질화막이 동일한 두께로 형성된 것을 알 수 있다.
도 6b를 참고하면, 스텝커버리지가 40％이하의 질화막을 증착한 TEM사진이다. 이는 게이트패턴의 상부에 증착된 질화막이 측벽에 비해 두껍게 증착된 것을 알 수 있다.
상기한 본 발명은, 스텝커버리지가 열악한 보호막(34)을 형성하여 게이트하드마스크(33B)의 첨점화 현상을 감소시킴으로써 후속 랜딩 플러그 콘택 식각시 상부와의 절연을 위한 일정 높이의 게이트하드마스크(33B)를 확보하면서, 랜딩 플러그 콘택 식각시 오픈 마진을 확보할 수 있는 장점이 있다. 또한, 제2실시예에서와 같이 게이트전극(53A)의 산화를 위해 게이트패턴(53)의 측벽에 측벽보호막(54)을 추가로 형성함으로써 게이트하드마스크(53B)의 첨점화 현상 감소효과를 증대시킬 수 있는 장점이 있다.
한편, 본 실시예는 게이트패턴에서의 응용을 설명한 것으로써, 본 발명의 기술적 사상은 게이트패턴 이외의 비트라인과 같은 다른 패턴에도 응용될 수 있다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트하드마스크의 첨점화 현상을 감소시켜 상부와의 절연을 위한 일정 높이의 게이트하드마스크를 확보하고 동시에 랜딩 플러그 콘택 식각시 오픈마진을 확보할 수 있는 효과가 있다.

Claims (9)

  1. 기판 상에 게이트전극과 게이트하드마스크가 적층된 게이트패턴을 형성하는 단계;
    상기 게이트패턴의 측벽과 상부에서 서로 다른 두께를 갖는 보호막을 형성하는 단계;
    상기 보호막 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 게이트패턴 사이에 오픈부를 형성하는 단계;
    상기 오픈부 아래 상기 게이트패턴 사이의 보호막을 식각하는 단계; 및
    상기 오픈부에 도전물질을 매립하여 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 보호막은,
    상기 게이트패턴의 측벽보다 게이트패턴의 상부에 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 보호막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 보호막은 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 증착한 질화막인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서,
    상기 보호막은 350℃∼650℃의 고온에서 SiH4와 NH3의 혼합가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제5항에 있어서,
    상기 SiH4와 NH3는 적어도 1:3 이상의 유량비를 갖도록 혼합하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서,
    상기 SiH4는 10sccm∼50sccm, 상기 NH3는 30sccm∼150sccm의 유량을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제1항에 있어서,
    상기 도전물질은 폴리실리콘인 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항에 있어서,
    상기 게이트패턴을 형성하는 단계 후,
    상기 게이트전극의 산화방지를 위해 상기 게이트패턴의 측벽에 측벽보호막을 형성하는 단계를 포함하는 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
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KR20040059794A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법
KR20050038872A (ko) * 2003-10-23 2005-04-29 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
KR20060036669A (ko) * 2004-10-26 2006-05-02 주식회사 하이닉스반도체 반도체 소자 제조 방법

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