KR100739954B1 - 플래시 메모리 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 게이트 전극 형성 방법에 관한 것으로, 터널 산화막과 제 1 폴리실리콘막과 유전체막과 제 2 폴리실리콘막으로 구성되는 게이트 라인을 형성한 후, 게이트 라인의 폭 보다 큰 폭을 갖는 전극층을 게이트 라인 상에 형성하여 게이트 전극 저항을 감소시키는 플래시 메모리 소자의 게이트 전극 형성 방법이 개시된다.
게이트 라인, 텅스텐 실리사이드, 텅스텐, 저항
Description
도 1은 종래의 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 100 : 반도체 기판 11, 101 : 터널 산화막
12, 102 : 제 1 폴리 실리콘막 13, 103 : 유전체막
14, 104 : 제 2 폴리 실리콘막 15, 109 : 전극층
16, 110 : 하드 마스크 105 : 게이트 라인
106 : 실링 산화막 107 : 게이트 스페이서
108 : 절연막 111 : 실링막
본 발명은 플래시 메모리 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 게이트 전극의 저항을 감소시키는 플래시 메모리 소자의 게이트 전극 형성 방법에 관한 것이다.
메모리 소자의 집적도 향상과 라인 선폭의 감소에 따라 라인 저항의 문제가 대두되고 있다. 일반적으로 널리 사용되고 있는 게이트 전극은 폴리 실리콘과 텅스텐 실리사이드로 구성되는 2중 구조의 폴리 사이드가 있다. 폴리 사이드 구조를 향후 소자에 적용하기 위해서는 저항을 어느 정도까지 확보 가능한가가 중요하다. 그러나 현재의 2중 구조로는 한계가 있으며, 이를 해결할 방법이 다각도로 모색되고 있다.
도 1은 종래 기술의 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 제 1 폴리 실리콘막(12), 유전체막(13), 콘트롤 게이트용 제 2 폴리 실리콘막(14), 텅스텐 실리사이드막(15)을 순차적으로 형성한다. 그 후, 텅스텐 실리사이드막(15)을 포함하는 반도체 기판(10) 전체 구조 상에 하드 마스크 패턴(16)을 형성한다. 하드 마스크 패턴(16)은 옥사이드막 또는 질화막으로 형성한다. 그 후, 건식 식각 공정으로 텅스텐 실리사이드막(15), 제 2 폴리 실리콘막(14), 유전체막(13), 제 1 폴리 실리콘막(12), 및 터널 산화막(11)을 순차적으로 식각하여 게이트 라인을 형 성한다.
상술한 바와 같이 통상적인 종래의 기술은 라인 선폭이 작아짐에 따라 소자의 전기적 특성을 만족하는 라인 저항을 확보하기가 어렵다. 또한 게이트 라인 형성을 위한 식각 두께가 매우 두꺼워져 식각 후 텅스텐 실리사이드막(15) 및 제 2 폴리 실리콘막(14)의 모양이 불량해진다. 또한 게이트 라인을 형성하기 위한 건식 식각 공정 후, 식각 데미지를 제거하고 터널 산화막(11)의 특성 확보를 위한 산화 공정 진행 시 텅스텐 실리사이드막(15)이 산화되어 게이트 전극의 저항이 더욱 증가하게 된다. 이러한 저항 확보 어렴움을 해결하기 위하여 텅스텐 실리사이드막(15) 증착 후, 열공정을 실시하여 텅스텐 실리사이드막(15)의 그레인을 크게 함으로써, 게이트 전극의 저항을 감소시킨다. 그러나 상기 방법은 제 2 폴리 실리콘(14)과 텅스텐 실리사이드(15) 계면이 매우 불량해져 게이트 식각 공정시 식각을 방해하여 완전 식각이 되지 않는 문제점이 있다. 열공정을 실시하지 않고 저항을 낮추기 위해서는 텅스텐 시리사이드막(15)의 두께를 증가시켜야 하나, 셀 간 간섭 전하량(interference cap)이 증가하여 두께 증가에 한계가 있다.
따라서 본 발명은 터널 산화막과 제 1 폴리실리콘막과 유전체막과 제 2 폴리실리콘막으로 구성되는 게이트 라인을 먼저 형성한 후, 게이트 라인의 폭 보다 큰 폭을 갖는 전극층을 게이트 라인 상에 형성하여 게이트 전극 저항을 감소시키는데 있다.
본 발명에 따른 플래시 메모리 소자의 게이트 전극 형성 방법은 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막, 유전체막, 및 제 2 폴리 실리콘막이 적층된 구조의 게이트 라인이 제공되는 단계와, 상기 게이트 라인 사이의 공간에 절연 물질을 상기 게이트 라인 높이까지 매립하여 절연막을 형성하는 단계, 및 상기 게이트 라인 상에 전극층을 형성하되, 상기 전극층의 폭은 게이트 라인의 폭 보다 크고 인접한 상기 전극층이 서로 맞닿지 않도록 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2g를 참조하여 본 발명에 따른 플래시 메모리 소자의 게이트 전극 형성 방법을 상세히 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트용 제 1 폴리 실리콘막(102), 유전체막(103), 및 콘트롤 게이트용 제 2 폴리 실리콘막(104)을 형성한다. 제 1 폴리 실리콘막(102)과 제 2 폴리 실리콘막(104)은 저압 화학 기상 증착 기법으로 인사이튜(in-situ) 도핑 또는 익사이튜(ex-situ) 도핑 을 실시하여 형성하는 것이 바람직하다. 저압 화학 기상 증착 기법은 500℃~600℃의 온도에서 실시하는 것이 바람직하다.
도 2b를 참조하면, 노광 및 식각 공정으로 제 2 폴리 실리콘막(104), 유전체막(103), 제 1 폴리 실리콘막(102), 및 터널 산화막(101)을 순차적으로 식각하여 소정 패턴의 게이트 라인(105)을 형성한다. 식각 공정은 옥사이드막(미도시)을 하드 마스크로 이용하는 건식 식각 방법으로 실시하는 것이 바람직하다. 옥사이드막은 저압 화학 기상 증착 방식, 플라즈마 증착 방식, 또는 원자층 증착 방식을 사용하여 형성하는 것이 바람직하다.
도 2c를 참조하면, 산화 공정으로 게이트 라인(105)를 포함한 반도체 기판(100) 전체 구조 상에 실링 산화막(106)을 형성한다. 산화 공정으로 인하여 게이트 라인(105)을 형성하기 위한 식각 공정 시 발생되는 물리적 데미지가 완화되고, 터널 산화막(101)의 에지 부분이 보상된다. 유전체막(103)의 재산화를 줄이기 위해서는 산화 공정을 생략하고, 질소 가스에 의한 열공정으로 대체할 수 있다. 산화 공정은 700℃~1000℃의 온도에서 O2/H2가스를 이용하여 실시하는 것이 바람직하다. 또한 막질의 향상을 위한 첨가제(TCA, DCE, 및 HCl)를 사용할 수 있다. 그 후, 반도체 기판(100)의 소정 영역에 이온 주입 공정을 진행하여 소스/드레인 영역(100a)을 형성한다. 그 후, 실링 산화막(106)을 포함한 반도체 기판(100) 전체 구조 상에 절연막을 형성하고, 식각 공정을 진행하여 게이트 라인(105)의 측벽 영역에만 절연막을 잔류시켜 게이트 스페이서(107)를 형성한다. 게이트 스페이서(107)는 질화막 또 는 옥사이드막으로 형성하는 것이 바람직 하다. 게이트 스페이서(107) 형성 후, 반도체 기판(100)에 소스/드레인 영역을 형성하기 위한 추가 이온 주입 공정을 실시할 수도 있다.
도 2d를 참조하면, 게이트 라인(105)과 게이트 스페이서(107)을 포함한 반도체 기판(100) 전체 구조 상에 절연막(108)을 형성한다. 절연막(108)은 옥사이드막으로 형성하는 것이 바람직하다. 그 후, 게이트 라인(105)이 노출되도록 화학적 기계적 연막 공정으로 절연막(108)을 연마하거나, 게이트 라인(105) 최상부에 절연막(108)이 소정 두께만큼 잔류하도록 절연막(108)을 연마한다. 이 때, 게이트 라인(105) 최상부에 소정 두께만큼 절연막(108)이 잔류하도록 하였을 경우, HF 또는 BOE 등의 에천트를 사용하여 게이트 라인(105) 상부의 절연막(108)을 완전히 제거하는 것이 바람직하다.
도 2e를 참조하면, 게이트 라인(105)를 포함한 반도체 기판(100) 전체 구조 상에 전극 물질층(109)을 형성한다. 전극 물질층(109)은 텅스텐 실리사이드층 등의 실리사이드 계열의 물질이나, 텅스텐층 등의 메탈 계열의 물질로 형성하는 것이 바람직하다. 전극 물질층(109)으로 텅스텐 실리사이드층을 사용하였을 경우, 라인 저항의 감소를 위하여 열공정을 실시한다. 열공정을 실시하면 텅스텐 실리사이드층의 그레인이 성장되어 막의 저항이 감소된다. 이 때, 열공정은 퍼니스 및 RTP 방식으로 700~1200℃의 온도에서 실시한다. 전극 물질층(109)으로 텅스텐층을 사용하였을 경우, 후속 공정으로 텅스텐층의 산화가 발생되지 않는 조건으로 전극 물질층(109)을 포함한 반도체 기판(100) 전체 구조 상에 옥사이드막(미도시) 또는 질화막(미도시)을 증착하는 것이 바람직하다. 그 후, 전극 물질층(109)을 포함한 반도체 기판(100) 전체 구조 상에 하드 마스크막(110)을 형성한다. 하드 마스크막(110)은 옥사이드 또는 질화막으로 형성하는 것이 바람직하다.
도 2f를 참조하면, 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴(110)을 형성한다. 그 후, 하드 마스크 패턴(110)을 식각 마스크로 사용하는 식각 공정을 실시하여 전극 물질층을 식각하여 전극층(109)을 형성한다. 이때 전극층(109)의 폭을 게이트 라인(105)의 폭 보다 크고, 인접한 전극층(109)과 닿지 않도록 형성한다. 이로 인하여 게이트 전극의 저항이 줄어들게 된다. 전극층(109)을 텅스텐층으로 형성하였을 경우, 텅스텐의 측벽을 실링하기 위해서 전극층(109)을 포함한 반도체 기판(100) 전체 구조 상에 실링막(111)을 형성할 수 있다. 이때 실링막(111)은 옥사이드막 또는 질화막으로 형성하는 것이 바람직하다. 이때 옥사이드막은 저압 화학 기상 증착 방식 또는 원자층 증착 방식을 이용하여 형성하는 것이 바람직하다. 질화막은 저압 화학 기상 증착 방식으로 형성하는 것이 바람직하다.
도 2g를 참조하면, 전극층(109)을 포함한 반도체 기판(100) 전체 구조 상에 절연막(112)을 형성한다. 절연막(112)은 플라즈마 방식, 저압 화학 기상 증착 방식, 또는 원자층 증착 방식을 이용하여 옥사이드막으로 형성하는 것이 바람직하다. 절연막(112)을 저압 화학 기상 증착 방식 또는 원자층 증착 방식을 이용하여 형성하였을 경우, 도 2f에서 실링막(111)을 형성하는 공정을 생략할 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서, 본 말명에 따르면 터널 산화막과 제 1 폴리실리콘막과 유전체막과 제 2 폴리실리콘막으로 구성되는 게이트 라인을 형성한 후, 게이트 라인의 폭 보다 큰 폭을 갖는 전극층을 게이트 라인 상에 형성하여 게이트 전극의 저항이 감소된다. 또한 게이트 라인과 전극층을 따로 식각하여 식각 불량을 방지한다.
Claims (19)
- 터널 산화막, 제 1 폴리 실리콘막, 유전체막, 및 제 2 폴리 실리콘막이 적층된 구조의 게이트 라인이 형성된 반도체 기판이 제공되는 단계;상기 게이트 라인 사이의 공간에 상기 게이트 라인 높이까지 절연막을 형성하는 단계; 및상기 게이트 라인 상에 전극층을 형성하되, 상기 전극층의 폭은 게이트 라인의 폭 보다 크고 인접한 상기 전극층이 서로 맞닿지 않도록 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 제 1 폴리 실리콘막과 상기 제 2 폴리 실리콘막은 저압 화학 기상 증착 기법으로 인사이튜(in-situ) 도핑 또는 익사이튜(ex-situ) 도핑을 실시하여 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 2 항에 있어서,상기 저압 화학 기상 증착 기법은 500℃~600℃의 온도에서 실시하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 게이트 라인 형성 후, 상기 절연막 형성 전에 산화 공정을 진행하여 실링 산화막을 형성하는 것을 더 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 4 항에 있어서,상기 산화 공정은 700℃~1000℃의 온도에서 O2/H2가스를 이용하여 실시하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 4 항에 있어서,상기 산화 공정은 첨가제(TCA,DCE,HCl)를 사용하여 실시하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 4 항에 있어서,상기 실링 산화막 형성 후, 상기 절연막 형성 전에 상기 게이트 라인 측벽에 질화막 또는 산화막으로 게이트 스페이서를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 1 항에 이어서,상기 절연막은 상기 게이트 라인 사이에 절연 물질을 매립하고, 상기 제 2 폴리 실리콘막이 노출되거나 상기 제 2 폴리 실리콘막 상에 상기 절연막이 소정의 두께만큼 잔류되도록 화학적기계적연마(CMP) 공정을 실시하여 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 8 항에 있어서,상기 제 2 폴리 실리콘막 상에 잔류하는 상기 절연막은 상기 전극층을 형성하기 전에 HF/BOE를 이용한 습식 식각 공정으로 제거되는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 전극층을 형성하는 단계는,상기 게이트 라인과 상기 절연막을 포함한 상기 반도체 기판 전체 구조 상에 전극 물질층을 형성하는 단계;상기 전극 물질층 상에 하드 마스크 패턴을 형성하는 단계; 및식각 공정으로 상기 전극 물질층을 식각 하여 상기 전극층을 형성하는 단계를 포함하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 10 항에 있어서,상기 전극층은 텅스텐 실리사이드층 등의 실리 사이드 계열의 물질로 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 10 항에 있어서,상기 전극층은 텅스텐층 등의 메탈 계열의 물질로 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 삭제
- 제 10 항에 있어서,상기 하드 마스크 패턴은 옥사이드 및 질화막 계열 물질로 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 11 항에 있어서,상기 텅스텐 실리사이드층 형성 후, 하드 마스크 패턴 형성 전에 열공정을 실시하여 상기 텅스텐 실리사이드층의 그레인을 성장시키는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 11 항에 있어서,상기 전극층 형성 후, 열공정을 실시하여 텅스텐 실리사이드층의 그레인을 성장시키는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 15 항 또는 제 16 항에 있어서,상기 열공정은 퍼니스 및 RTP 방식으로 700℃~1200℃ 온도에서 실시하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 11 항에 있어서,상기 전극 물질층 형성 후, 상기 하드 마스크 패턴을 형성하기 전에 상기 전극 물질 상에 저압 화학 기상 증착 방법으로 옥사이드막 또는 질화막을 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.
- 제 11 항에 있어서,상기 전극 물질층 형성 후, 상기 하드 마스크 패턴을 형성하기 전에 전극층 상에 원자층 증착 방법으로 옥사이드막을 형성하는 플래시 메모리 소자의 게이트 전극 형성 방법.
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| KR20020052646A (ko) * | 2000-12-26 | 2002-07-04 | 윤종용 | 불휘발성 메모리 소자의 제조방법 |
| KR20030082136A (ko) * | 2002-04-16 | 2003-10-22 | 삼성전자주식회사 | 메탈 전극을 갖는 플래시 메모리 소자 및 그 제조 방법 |
| KR20040070482A (ko) * | 2003-02-03 | 2004-08-11 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
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2005
- 2005-05-27 KR KR1020050045165A patent/KR100739954B1/ko not_active IP Right Cessation
Patent Citations (4)
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