KR20040070482A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 하드 마스크막을 포함하는 식각마스크로 단차가 없는 상태에서 식각하고, 상부의 하드 마스크막을 제거한후 게이트 전극간의 연결을 위한 게이트 라인을 형성함으로서, 플로팅 게이트 사이에 유전체막 및 컨트롤 게이트 잔류물로 인한 소자의 특성악화를 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트 전극의 단차로 인해 발생하는 컨트롤 게이트 전극의 식각 문제점을 해결할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적일 플래시 메모리 소자는 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층된 형태로 구성된다. 이를 위해 터널 산화막, 플로팅 게이트 물질, 유전체막 물질 및 컨트롤 게이트 물질을 순차적으로 증착한 다음, 감광막을 이용하여 각각의 층을 한번에 식각하여 게이트 전극을 형성하였다. 하지만 소자의 집접도가 증가할수록 감광막과의 선택비 때문에 이러한 식각으로는 한계가 있게 되었다. 따라서 최근에는 이러한 선택비를 개선하기 위해 컨트롤 게이트 상부에 하드 마스크막을 증착하고 있다.
도 1a 및 도 1b는 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 소자분리막(11), 터널 산화막(12), 플로팅 게이트용 제 1 도전막(14)이 형성된 반도체 기판(10) 상에 유전체막(16), 컨트롤 게이트용 제 2 도전막(18), 금속막(26) 및 하드 마스크막(20)을 순차적으로 증착한다. 감광막 패턴을 이용한 식각공정을 실시하여 하드 마스크막(20)을 먼저 패터닝 한다. 패터닝된 하드 마스크막(20)을 식각 마스크로 하는 식각공정을 실시하여 금속막(26)과 제 2 도전막(18)을 식각하여 컨트롤 게이트를 형성하고, 유전체막(16)을식각하여 플래시 메모리 소자용 유전체막(16)을 형성한다. 상술한 바와 같은 종래의 공정을 위해서는 먼저 형성된 플로팅 게이트 전극 사이의 금속막(26), 제 2 도전막(18) 및 유전체막(16)을 식각하여야 한다. 플로팅 게이트 사이의 컨트롤 게이트를 식각하여야 하기 때문에 고난도의 식각 기술이 필요하게 된다. 즉, 상술한 식각공정시 플로팅 게이트 사이의 영역에서 컨트롤 게이트 또는 유전체막의 잔류물이 남을 경우 후속 식각공정시 이러한 잔류물은 완전히 제거되지 않기 때문에 이웃하는 게이트 라인간의 브리지 현상이 발생하게 되어 소자의 특성을 악화시키는 문제가 발생한다. 또한 하드 마스크막을 사용하기 때문에 후속 공정을 통해 금속배선과 게이트 라인과의 접촉을 위한 콘택홀 형성 시에도 많은 어려움이 발생하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 플로팅 게이트, 유전체막 및 컨트롤 게이트간의 단차가 없는 상태에서 식각을 실시하고, 게이트 전극 상부의 하드 마스크막을 제거함으로서 후속 공정의 문제점을 해결할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 6은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 각 도에서 a는 정면도이고, b는 측면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 11, 111 : 소자 분리막
12, 112 : 터널 산화막 14, 18, 114, 118 : 도전막
16, 116 : 유전체막 26, 126 : 금속막
20, 120 : 하드 마스크막 122, 128 : 감광막 패턴
124 : 층간 절연막
본 발명에 따른 소자 분리막이 형성된 반도체 기판 상에 터널 산화막, 제 1 도전막, 유전체막, 제 2 도전막 및 하드 마스크막을 순차적으로 형성하는 단계와, 상기 하드 마스크막, 상기 제 2 도전막, 상기 유전체막, 상기 제 1 도전막 및 상기터널 산화막을 패터닝 하여 게이트 전극을 형성하는 단계와, 상기 반도체 기판 상에 층간 절연막을 형성하는 단계와, 평탄화 공정을 실시하여 상기 제 2 도전막 상의 상기 층간 절연막과 하드 마스크막을 제거하는 단계와, 전체 구조상에 금속막을 형성하는 단계 및 상기 금속막을 패터닝 하여 상기 게이트 전극들을 연결하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2 내지 도 6은 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 각 도에서 a는 정면도이고, b는 측면도이다.
도 2a 및 도 2b를 참조하면, 소자 분리막(111)이 형성된 반도체 기판(110) 상에 터널 산화막(112), 플로팅 게이트용 제 1 도전막(114), 유전체막(116), 컨트롤 게이트용 제 2 도전막(118) 및 하드 마스크막(120)을 순차적으로 형성한다. 전체 구조 상부에 감광막을 도포한 다음 마스크를 이용한 사진 식각공정을 실시하여 제 1 감광막 패턴(122)을 형성한다. 제 1 및 제 2 도전막(114 및 118)은 도전성의물질막을 사용하되 본 실시예에서는 폴리 실리콘막을 이용하여 형성하고, 하드 마스크막(120)은 산화막 또는 질화막 계열의 물질막을 이용하여 형성한다. 유전체막(116)을 반도체 공정에서 사용하는 다양한 형태의 유전체막을 사용하되, 본 실시예에서는 ONO 구조의 유전체막 또는 산화막 계열의 물질막을 사용한다.
도 3a 및 도 3b를 참조하면, 제 1 감광막 패턴(122)을 식각마스크로 하는 식각공정을 실시하여 하드 마스크막(120), 제 2 도전막(118), 유전체막(116), 제 1 도전막(114) 및 터널 산화막(112)을 식각하여 터널산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진 게이트 전극을 형성한다. 이는 유전체막 및 컨트롤 게이트 형성을 위한 식각시 단차가 없기 때문에 고 선택비가 필요가 없게 되고, 유전체막 또는 컨트롤 게이트의 잔류물로 인해 발생하는 문제점도 방지할 수 있다. 이때, 하드 마스크막(120)을 형성하지 않고 감광막 패턴을 식각 마스크로 하여 제 2 도전막(118), 유전체막(116), 제 1 도전막(114) 및 터널 산화막(112)을 한꺼번에 식각하여 게이트 전극을 형성할 수 있다. 본 실시예에서는 제 1 감광막 패턴(122)의 식각 선택비 향상을 위해 제 1 감광막 패턴(122)을 이용하여 하드 마스크막(120)을 식각하고, 식각된 하드 마스크막(120)을 식각마스크로 하여 제 2 도전막(118), 유전체막(116), 제 1 도전막(114) 및 터널 산화막(112)을 한꺼번에 식각한다. 플래시 메모리 소자용 게이트 전극 각각은 서로 고립된다. 잔류하는 감광막 패턴을 제거한다. LDD 또는 DDD 이온주입을 실시하여 정션영역인 접합부(미도시)를 형성한다.
도 4a 및 도 4b는 게이트 전극이 형성된 반도체 기판(110) 상에 층간절연막(124)을 증착한다. 평탄화 공정을 실시하여 제 2 도전막(118) 상의 층간 절연막(124)과 하드 마스크막(120)을 제거한다. 평탄화 공정은 화학 기계적 연마공정, 건식 식각공정 또는 습식 식각공정을 이용하여 다양한 형태의 공정이 가능하다.
예를 들어 제 2 도전막(118) 보다 하드 마스크막(120)에 대해 높은 식각속도를 갖는 슬러리를 이용한 화학 기계적 연마공정을 실시하여 제 2 도전막(118) 상의 층간 절연막(124)과 하드 마스크막(120)을 동시에 제거한다. 또는 건식 또는 습식 식각을 실시하여 제 2 도전막(118)상의 층간 절연막(124)과 하드 마스크막(120)을 동시에 제거한다. 또는 하드 마스크막(120) 보다 층간 절연막(124)에 대해 높은 식각속도를 갖는 슬러리를 이용한 화학 기계적 연마공정을 실시하여 하드 마스크막(120) 상의 층간 절연막(124)을 제거한 다음, 건식 또는 습식 식각을 실시하여 노출된 하드 마스크막(120)을 식각한다. 또는 제 2 도전막(118)과의 동일한 높이에서 식각이 정지 되도록 한 상태에서 건식 또는 습식 식각을 실시하여 층간 절연막(124)을 식각한 다음, 화학 기계적 연마, 건식 식각 또는 습식 식각을 실시하여 하드 마스크막(120)을 제거한다. 하드 마스크막(120)이 질화막 계열의 물질막인 경우 인산용액을 이용한 습식각을 실시하여 식각한다.
도 5a, 도 5b, 도 6a 및 도 6b를 참조하면, 전체 구조상에 금속막(126)을 증착한다. 금속막(126)상에 감광막을 증착한 다음 마스크를 이용한 사진 식각공정을 실시하여 제 2 감광막 패턴(128)을 형성한다. 제 2 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 금속막(126)을 제거함으로서 고립된 컨트롤 게이트 전극을연결하는 게이트 라인을 형성한다.
LDD 또는 DDD 이온주입을 실시하여 정션영역인 접합부(미도시)를 이때 형성할 수도 있다. 전체 구조상에 절연막을 증착한 다음, 절연막을 패터닝 하여 게이트 라인과 금속배선과의 연결을 위한 콘택홀을 형성한다. 콘택홀을 금속으로 매립하고 상부에 금속 배선을 형성하여 게이트 전극을 전기적으로 연결한다.
상술한 바와 같이, 본 발명은 플로팅 게이트, 유전체막 및 컨트롤 게이트를 하드 마스크막을 포함하는 식각마스크로 단차가 없는 상태에서 식각하고, 상부의 하드 마스크막을 제거한후 게이트 전극간의 연결을 위한 게이트 라인을 형성함으로서, 플로팅 게이트 사이에 유전체막 및 컨트롤 게이트 잔류물로 인한 소자의 특성악화를 방지할 수 있다.
또한, 게이트 전극 상부에 하드 마스크막을 제거함으로서, 후속공정의 콘택홀 형성의 어려움을 해결할 수 있고, 하드 마스크막이 없음으로 게이트 라인의 높이를 낮출 수 있다.
Claims (4)
- 소자 분리막이 형성된 반도체 기판 상에 터널 산화막, 제 1 도전막, 유전체막, 제 2 도전막 및 하드 마스크막을 순차적으로 형성하는 단계;상기 하드 마스크막, 상기 제 2 도전막, 상기 유전체막, 상기 제 1 도전막 및 상기 터널 산화막을 패터닝 하여 게이트 전극을 형성하는 단계;상기 반도체 기판 상에 층간 절연막을 형성하는 단계;평탄화 공정을 실시하여 상기 제 2 도전막 상의 상기 층간 절연막과 하드 마스크막을 제거하는 단계;전체 구조상에 금속막을 형성하는 단계; 및상기 금속막을 패터닝 하여 상기 게이트 전극들을 연결하는 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 평탄화 공정은 화학 기계적 연마를 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 평탄화 공정은 건식 식각 또는 인산용액을 이용한 습식 식각을 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전막은 폴리 실리콘막이고, 상기 하드 마스크막은 질화막인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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| KR1020030006519A KR20040070482A (ko) | 2003-02-03 | 2003-02-03 | 플래시 메모리 소자의 제조방법 |
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Cited By (2)
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|---|---|---|---|---|
| KR100739954B1 (ko) * | 2005-05-27 | 2007-07-16 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 전극 형성 방법 |
| KR100828752B1 (ko) * | 2006-03-24 | 2008-05-09 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
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- 2003-02-03 KR KR1020030006519A patent/KR20040070482A/ko not_active Application Discontinuation
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| KR100739954B1 (ko) * | 2005-05-27 | 2007-07-16 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 전극 형성 방법 |
| KR100828752B1 (ko) * | 2006-03-24 | 2008-05-09 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
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