KR100436063B1 - 반도체 장치의 콘택홀 형성 방법 - Google Patents

반도체 장치의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 작은 크기의 콘택홀 내에 전도막을 효과적으로 매립함과 동시에 콘택홀 측벽에 단차의 발생을 방지할 수 있는 반도체 장치의 콘택홀 형성 방법으로, 콘택홀을 형성하기 전에, 층간절연막을 선택적으로 식각하고 층간절연막 측벽에 폴리실리콘막 스페이서를 형성한 후, 다시 층간절연막을 형성하고 선택적으로 식각하여 콘택홀을 형성하고 BOE 용액 처리를 소정 시간 동안 실시하여, 콘택홀의 크기를 넓히는 것이 가능하여 고집적 소자의 콘택홀 형성 공정 마진을 확보할 수 있다.

Description

반도체 장치의 콘택홀 형성 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 소정의 간격을 두고 이웃하는 게이트 전극 사이의 반도체 기판 표면을 노출하는 콘택홀 형성 방법에 관한 것이다.
반도체 장치의 고집적화에 따라 작은 칩(chip) 크기를 얻기 위해 되도록 작은 크기의 콘택홀을 사용하는데, 이 경우 종횡비(aspect ratio)가 커져 금속막의 매립을 어렵게 하고 있다.
또한, BPSG(borophosphorsilicate)막 및 열산화막으로 이루어진 층간절연막 내에 콘택홀을 형성한 후, 콘택 저항을 증가시키는 자연산화막 등을 제거하기 위하여 BOE (buffered oxide etchant) 용액 처리를 실시하는데 이때, BPSG막 및 열산화막의 BOE 용액에 대한 식각율 차이로 인하여 콘택홀 측벽에 단차가 발생한다.
따라서, 장벽금속막 및 Ti막이 콘택홀 측벽을 따라 증착되지 않음으로 인하여, 이후의 금속막이 콘택홀 내에 효과적으로 매립되지 않아 안정된 소자 특성을 얻지 못하는 단점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 종횡비가 크며 크기가 작은 콘택홀 내에 전도막을 효과적으로 매립할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1i는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 공정 단면도.
* 도면의 주요 부분에 대한 설명
10: 반도체 기판 11: 게이트 절연막
12: 게이트 전극 13: 산화막 스페이서
14, 15, 16, 17, 18, 21, 22: 층간절연막 19, 23: 감광막 패턴
20: 비도핑 폴리실리콘막 스페이서
24: 콘택홀의 개구 25: 콘택홀
26: 장벽금속막 27: 금속막
상기 목적을 달성하기 위한 본 발명은 반도체 장치의 콘택홀 형성 방법에 있어서, 상기 반도체 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 선택적으로 제거하여 소정의 간격을 두고 이웃하는 제1 층간절연막 패턴을 형성하는 단계; 상기 반도체 기판 상에 형성된 전체 구조를 덮도록 비도핑 폴리실리콘막을 형성하고 전면식각하여, 상기 제1 층간절연막 패턴 측벽에 폴리실리콘막 스페이서를 형성하는 단계; 상기 반도체 기판 상에 형성된 전체 구조를 덮는 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 선택적으로 제거하여, 상기 반도체 기판 표면을 노출하는 콘택홀을 형성하는 단계; 상기 콘택홀 측벽에 노출된 상기 제2 층간절연막을 습식 식각하여 상기 콘택홀의 폭을 넓히는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.
본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 방법은, 먼저 도1a에 도시한 바와 같이 반도체 기판(10) 상에 게이트 절연막(11), 게이트 전극(12), 산화막 스페이서(13) 등으로 이루어지는 소정의 하부층을 형성한다. 이때 상기 게이트 전극은 소정의 간격을 두고 이웃하는 두 트랜지스터의 게이트 전극이다.
이어서, 제1, 제2, 제3, 제4, 및 제5 층간절연막을 차례로 형성한다. 상기 제1, 제3 및 제5 층간절연막(14, 16, 18)은 TEOS(tetra ethly orthosilicate)계 산화막으로 형성하고, 상기 제2 및 제4 층간절연막(15, 17)은 BPSG막으로 형성한다. 또한, 상기 제1, 제3, 제5 층간절연막(14, 16, 18)은 폴리실리콘막의 절연을 위한 산화막(IPO, inter poly oxide)막이다.
다음으로, 도1b에 도시한 바와 같이 상기 제5 층간절연막(18) 상에 식각 방지막으로 소정의 감광막 패턴(19)을 형성한다.
다음으로, 도1c에 도시한 바와 같이 상기 감광막 패턴(19)을 식각마스크로 제5, 제4, 제3, 제2, 제1 층간절연막(18, 17, 16, 15, 14)을 선택적으로 식각하여, 상기 이웃하는 게이트 전극 사이의 반도체 기판 표면을 노출함과 동시에, 차례로 적층된 게이트 전극(12) 및 제1, 제2, 제3, 제4, 제5 층간절연막(14, 15, 16, 17, 18)으로 이루어지는 구조를 형성한다. 이어서, 상기 감광막 패턴(19)을 제거한다.
다음으로, 도1d에 도시한 바와 같이 비도핑폴리실리콘막을 형성하고, 전면 식각하여 상기 제1, 제2, 제3, 제4, 제5 층간절연막(14, 15, 16, 17, 18)으로 이루어지는 구조 측벽에 비도핑 폴리실리콘막 스페이서(20)를 형성한다.
다음으로, 도1e에 도시한 바와 같이 산화막 및 BPSG막으로 제6 및 제7 층간절연막(21, 22)을 형성한다.
다음으로, 도1f에 도시한 바와 같이 상기 제6 층간절연막(21) 및 제7 층간절연막(22)을 선택적으로 식각해서, 이웃하는 두 게이트 전극 사이의 반도체 기판 표면에 연결되는 콘택홀을 형성하기 위한 감광막 패턴(23)을 형성한다. 이어서, 상기 감광막 패턴(23)을 식각마스크로 습식 식각을 실시하여 상기 BPSG막으로 이루어진 제7 층간절연막(22)의 일부를 제거해서 콘택홀의 개구(24)를 형성한다. 이때, 상기 콘택홀의 개구(24)는 습식 식각으로 인하여 콘택홀의 크기보다 더 크게 형성된다. 즉, 상기 습식식각 과정에서 감광막 패턴(23) 사이에 노출된 제7 층간절연막(22) 뿐만 아니라, 상기 감광막 패턴(23) 하부에 형성된 제7 층간절연막(22)의 일부도 함께 제거된다.
다음으로, 도1g에 도시한 바와 같이 상기 감광막 패턴(23)을 식각마스크로 건식 식각을 실시하여 이웃하는 두 게이트 전극 사이의 반도체 기판 표면을 노출하는 콘택홀(25)을 형성한다. 이어서, 상기 감광막 패턴(23)을 제거한다.
다음으로, 도1h에 도시한 바와 같이 상기 콘택홀 내에 존재하는 자연산화막 등을 제거하기 위한 BOE 용액 처리를 실시한다. 이때, BOE 용액 처리를 충분한 시간 동안 실시하여, 상기 건식 식각 과정에서 형성된 콘택홀 폭(a, 도1g 참조) 보다 넓어진 콘택홀 폭(b)을 얻는다. 이때, 상기 BOE 용액 처리로 상기 비도핑 폴리실리콘막 스페이서(20)가 드러날 수도 있다. 이어서, 상기 콘택홀(25) 내부 및 상기 제7 층간절연막(22) 상에 장벽금속막(26) 및 금속막(27)을 형성한다.
다음으로, 도1i에 도시한 바와 같이 상기 금속막(27) 및 상기 장벽금속막(26)을 패터닝하여, 상기 콘택홀(25)을 통하여 상기 반도체 기판(10) 표면과 연결되는 금속 배선을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 층간절연막을 식각하여 콘택홀을 형성한 후, 장벽금속막을 형성하기 이전에 BOE 용액 처리를 충분한 시간 동안 실시함으로써 이전 단계에서 형성되었던 콘택홀의 크기를 넓히는 것이 가능하여 고집적 소자의 콘택홀 형성 공정 마진을 확보할 수 있다.
또한, 상기 콘택홀 형성 이전에 형성된 비도핑폴리실리콘막 스페이서를 형성하여 식각율이 다른 다수의 층이 적층된 층간절연막이 BOE 용액에 노출되는 것을 방지함으로써 콘택홀 측벽에 단차의 발생을 방지할 수 있어서 콘택홀 내에 효과적으로 금속막을 증착하는 것이 가능하다.
또한, 상기 콘택홀 외측에 형성된 상기 비도핑폴리실리콘막은 이웃하는 전도막 사이를 효과적으로 절연하여 쇼트(short) 마진을 확보할 수 있다.

Claims (5)

  1. 상기 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 선택적으로 제거하여 소정의 간격을 두고 이웃하는 제1 층간절연막 패턴을 형성하는 단계;
    상기 반도체 기판 상에 형성된 전체 구조를 덮도록 비도핑 폴리실리콘막을 형성하고 전면식각하여, 상기 제1 층간절연막 패턴 측벽에 폴리실리콘막 스페이서를 형성하는 단계;
    상기 반도체 기판 상에 형성된 전체 구조를 덮는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 선택적으로 제거하여, 상기 반도체 기판 표면을 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 측벽에 노출된 상기 제2 층간절연막을 습식 식각하여 상기 콘택홀의 폭을 넓히는 단계를 포함하여 이루어지는 반도체 장치의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 제2 층간절연막 상에 식각방지막을 형성하는 단계;
    습식식각을 실시하여 상기 식각방지막 사이에 노출된 제2 층간절연막의 일부를 제거하되, 상기 식각방지막 하부에 언더컷을 형성하는 단계;
    상기 식각방지막을 제거하는 단계; 및
    건식식각을 실시하는 단계로 이루어지는 반도체 장치의 콘택홀 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 층간절연막을 BPSG막 및 TEOS계 산화막을 포함하는 적층구조로 형성하는 반도체 장치의 콘택홀 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 층간절연막을 BPSG막으로 형성하는 반도체 장치의 콘택홀 형성 방법.
  5. 제 4 항에 있어서,
    상기 습식식각을 BOE 용액을 이용하여 실시하는 반도체 장치의 콘택홀 형성 방법.
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