JPH08306783A - 半導体装置のコンタクト形成方法 - Google Patents
半導体装置のコンタクト形成方法Info
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- JPH08306783A JPH08306783A JP7131159A JP13115995A JPH08306783A JP H08306783 A JPH08306783 A JP H08306783A JP 7131159 A JP7131159 A JP 7131159A JP 13115995 A JP13115995 A JP 13115995A JP H08306783 A JPH08306783 A JP H08306783A
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- 238000000034 method Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 239000010410 layer Substances 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 39
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 230000001681 protective effect Effects 0.000 claims abstract description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 239000011241 protective layer Substances 0.000 abstract 2
- 230000008021 deposition Effects 0.000 abstract 1
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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Abstract
(57)【要約】
【目的】 コンタクト開口内側面の変形や拡大を伴わず
にコンタクト底部への酸化膜形成によるコンタクト特性
劣化を防止する。 【構成】 開口２１の底部のシリコン基板１１にイオン
インプランテーションにより不純物拡散領域２２を形成
したのち、この不純物拡散領域２２と開口内側面の層間
絶縁層１９の表面を保護膜（シリコン酸化膜等）で覆っ
てから熱処理を行い、しかるのち底部の保護膜を除去す
る。不純物拡散領域２２が露出した状態での熱処理を避
けているため、シリコン基板１１表面には酸化膜が殆ど
形成されず、その後の洗浄は極めて軽いもので足りる。
したがって、開口２１の内側面の保護側壁２５′は洗浄
時のエッチングによる膜減りが少なく、コンタクト形状
の変形（開口２１の内側面に凹凸が生ずること）が防止
され、コンタクトの拡大も防止される。
にコンタクト底部への酸化膜形成によるコンタクト特性
劣化を防止する。 【構成】 開口２１の底部のシリコン基板１１にイオン
インプランテーションにより不純物拡散領域２２を形成
したのち、この不純物拡散領域２２と開口内側面の層間
絶縁層１９の表面を保護膜（シリコン酸化膜等）で覆っ
てから熱処理を行い、しかるのち底部の保護膜を除去す
る。不純物拡散領域２２が露出した状態での熱処理を避
けているため、シリコン基板１１表面には酸化膜が殆ど
形成されず、その後の洗浄は極めて軽いもので足りる。
したがって、開口２１の内側面の保護側壁２５′は洗浄
時のエッチングによる膜減りが少なく、コンタクト形状
の変形（開口２１の内側面に凹凸が生ずること）が防止
され、コンタクトの拡大も防止される。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板やポリサイド
層等にコンタクトを形成するための半導体装置のコンタ
クト形成方法に関する。
層等にコンタクトを形成するための半導体装置のコンタ
クト形成方法に関する。
【０００２】
【従来の技術】従来、半導体装置における基板コンタク
トの形成は次のように行われていた。以下、図５〜図７
を参照して従来の基板コンタクトの形成方法を説明す
る。
トの形成は次のように行われていた。以下、図５〜図７
を参照して従来の基板コンタクトの形成方法を説明す
る。
【０００３】図５において、Ｐ型のシリコン基板１１上
には、素子活性領域を区画するための素子間分離膜（シ
リコン酸化膜）１２が形成され、素子間分離膜１２の上
には多結晶シリコン層１３とシリサイド層１４とを順次
堆積させて形成したポリサイド層１５が配置されてい
る。素子間分離膜１２で区画された素子活性領域および
ポリサイド層１５は、ＰＳＧ（リン・シリケート・ガラ
ス）膜１６とシリコン窒化膜（Ｓｉ3 Ｎ4 ）１７とＢＰ
ＳＧ（ボロン・リン・シリケート・ガラス）膜１８とか
らなる層間絶縁層１９によって覆われている。このよう
な構成において、素子活性領域のシリコン基板１１とコ
ンタクトをとるには、まず、図５に示すように、素子活
性領域に開口を有するようにレジスト２０を塗布したの
ち、エッチングを行い、図６に示すような開口２１を形
成する。次に、イオンインプランテーション処理によっ
て開口２１の底部のシリコン基板１１に不純物拡散領域
２２を形成したのち、この不純物を活性化させるために
熱処理を行う。このとき、開口２１の底部のシリコン基
板１１が酸化されて酸化膜２３が形成される。この酸化
膜２３はコンタクトの形成に有害なので、洗浄によるラ
イトエッチングにより、これを除去する。その後、この
開口２１をアルミニウム等の金属で埋め込み、金属配線
層（図示せず）と接続する。
には、素子活性領域を区画するための素子間分離膜（シ
リコン酸化膜）１２が形成され、素子間分離膜１２の上
には多結晶シリコン層１３とシリサイド層１４とを順次
堆積させて形成したポリサイド層１５が配置されてい
る。素子間分離膜１２で区画された素子活性領域および
ポリサイド層１５は、ＰＳＧ（リン・シリケート・ガラ
ス）膜１６とシリコン窒化膜（Ｓｉ3 Ｎ4 ）１７とＢＰ
ＳＧ（ボロン・リン・シリケート・ガラス）膜１８とか
らなる層間絶縁層１９によって覆われている。このよう
な構成において、素子活性領域のシリコン基板１１とコ
ンタクトをとるには、まず、図５に示すように、素子活
性領域に開口を有するようにレジスト２０を塗布したの
ち、エッチングを行い、図６に示すような開口２１を形
成する。次に、イオンインプランテーション処理によっ
て開口２１の底部のシリコン基板１１に不純物拡散領域
２２を形成したのち、この不純物を活性化させるために
熱処理を行う。このとき、開口２１の底部のシリコン基
板１１が酸化されて酸化膜２３が形成される。この酸化
膜２３はコンタクトの形成に有害なので、洗浄によるラ
イトエッチングにより、これを除去する。その後、この
開口２１をアルミニウム等の金属で埋め込み、金属配線
層（図示せず）と接続する。
【０００４】
【発明が解決しようとする課題】上記した酸化膜２３の
除去等のための洗浄工程では等方性エッチングが行われ
るが、開口２１はエッチング速度の異なる様々な膜種で
構成されているため、洗浄工程によって開口２１の内壁
は例えば図７に示すように変形してコンタクト形状を悪
化させ、コンタクト抵抗を上昇させる結果となる。さら
に、エッチング速度の大きいＰＳＧ膜１６の部分で開口
が拡大し、開口２１に埋め込む金属配線層とポリサイド
層１５との間の耐圧の低下を招くことにもなる。さら
に、熱処理によってリフロー膜としてのＰＳＧ膜１６お
よびＢＰＳＧ膜１８は流動性を呈し容易に変形するた
め、これもコンタクト形状を悪化させる要因となる。
除去等のための洗浄工程では等方性エッチングが行われ
るが、開口２１はエッチング速度の異なる様々な膜種で
構成されているため、洗浄工程によって開口２１の内壁
は例えば図７に示すように変形してコンタクト形状を悪
化させ、コンタクト抵抗を上昇させる結果となる。さら
に、エッチング速度の大きいＰＳＧ膜１６の部分で開口
が拡大し、開口２１に埋め込む金属配線層とポリサイド
層１５との間の耐圧の低下を招くことにもなる。さら
に、熱処理によってリフロー膜としてのＰＳＧ膜１６お
よびＢＰＳＧ膜１８は流動性を呈し容易に変形するた
め、これもコンタクト形状を悪化させる要因となる。
【０００５】このような問題を解決するため、図８〜図
１１に示すように、コンタクトに保護側壁を形成する方
法も行われている。すなわち、図８に示すように、開口
２１を形成した後直ちに、ＣＶＤ（Chemical Vapor Dep
osition)等によって保護膜としてのシリコン酸化膜２５
を開口２１の内壁および底面を含む全面に形成する。次
に、図９に示すように、ＲＩＥ（反応性イオンエッチン
グ）等の異方性エッチングによって開口２１の底部のシ
リコン酸化膜２５のみを除去して、シリコン酸化膜２５
の内面に側壁２５′を形成する。そして、図１０に示す
ように、イオンインプランテーション処理によって開口
２１の底部のシリコン基板１１に不純物拡散領域２２を
形成したのち、この不純物を活性化させるために熱処理
を行う。この場合も、図１０のように開口２１の底部の
シリコン基板１１が酸化されて酸化膜２３が形成される
ので、さらに洗浄によるライトエッチングにより、図１
１に示すように酸化膜２３を除去する。その後、この開
口２１をアルミニウム等の金属で埋め込み、金属配線層
（図示せず）と接続する。
１１に示すように、コンタクトに保護側壁を形成する方
法も行われている。すなわち、図８に示すように、開口
２１を形成した後直ちに、ＣＶＤ（Chemical Vapor Dep
osition)等によって保護膜としてのシリコン酸化膜２５
を開口２１の内壁および底面を含む全面に形成する。次
に、図９に示すように、ＲＩＥ（反応性イオンエッチン
グ）等の異方性エッチングによって開口２１の底部のシ
リコン酸化膜２５のみを除去して、シリコン酸化膜２５
の内面に側壁２５′を形成する。そして、図１０に示す
ように、イオンインプランテーション処理によって開口
２１の底部のシリコン基板１１に不純物拡散領域２２を
形成したのち、この不純物を活性化させるために熱処理
を行う。この場合も、図１０のように開口２１の底部の
シリコン基板１１が酸化されて酸化膜２３が形成される
ので、さらに洗浄によるライトエッチングにより、図１
１に示すように酸化膜２３を除去する。その後、この開
口２１をアルミニウム等の金属で埋め込み、金属配線層
（図示せず）と接続する。
【０００６】この方法によれば、開口２１の内壁面に形
成された側壁２５′は単一膜種であるため、開口２１内
面のエッチング速度が均一であり、酸化膜２３の除去の
ための洗浄時における開口２１の内壁の変形が防止で
き、また、熱処理時におけるＰＳＧ膜１６およびＢＰＳ
Ｇ膜１８）の変形も抑制することができる。しかしなが
ら、熱処理時に不純物拡散領域２２の表面に形成される
酸化膜２３を十分除去するために洗浄を十分行う必要が
あるため、場合によっては側壁２５′もエッチングされ
てなくなってしまい、元の膜種（ＰＳＧ膜１６、シリコ
ン窒化膜１７、ＢＰＳＧ膜１８）が露出することとな
る。したがって、この場合には、依然として上記の問題
（すなわち、開口２１内壁面の変形やコンタクトの拡
大）が生ずることとなる。その一方、洗浄で軽くエッチ
ングを行った場合には酸化膜２３が残存することがあ
り、コンタクト抵抗の上昇等の問題が残る。したがっ
て、側壁２５′を残しつつ酸化膜２３を完全に除去する
ことが必要である。そのため、洗浄の度合いを精密にコ
ントロールしなければならない等の製造上の困難性があ
った。
成された側壁２５′は単一膜種であるため、開口２１内
面のエッチング速度が均一であり、酸化膜２３の除去の
ための洗浄時における開口２１の内壁の変形が防止で
き、また、熱処理時におけるＰＳＧ膜１６およびＢＰＳ
Ｇ膜１８）の変形も抑制することができる。しかしなが
ら、熱処理時に不純物拡散領域２２の表面に形成される
酸化膜２３を十分除去するために洗浄を十分行う必要が
あるため、場合によっては側壁２５′もエッチングされ
てなくなってしまい、元の膜種（ＰＳＧ膜１６、シリコ
ン窒化膜１７、ＢＰＳＧ膜１８）が露出することとな
る。したがって、この場合には、依然として上記の問題
（すなわち、開口２１内壁面の変形やコンタクトの拡
大）が生ずることとなる。その一方、洗浄で軽くエッチ
ングを行った場合には酸化膜２３が残存することがあ
り、コンタクト抵抗の上昇等の問題が残る。したがっ
て、側壁２５′を残しつつ酸化膜２３を完全に除去する
ことが必要である。そのため、洗浄の度合いを精密にコ
ントロールしなければならない等の製造上の困難性があ
った。
【０００７】また、基板コンタクト上への酸化膜の形成
は、上記のような不純物活性化のための熱処理の場合の
みならず、いわゆる灰化（Ashing）処理を行う場合にも
生ずるものである。すなわち、レジストをマスクとして
イオンインプランテーションによって不純物拡散領域を
形成したのち、そのレジストを酸素プラズマ雰囲気中で
除去する灰化処理を行う場合にも、不純物拡散領域の表
面に酸化膜が形成されるのである。
は、上記のような不純物活性化のための熱処理の場合の
みならず、いわゆる灰化（Ashing）処理を行う場合にも
生ずるものである。すなわち、レジストをマスクとして
イオンインプランテーションによって不純物拡散領域を
形成したのち、そのレジストを酸素プラズマ雰囲気中で
除去する灰化処理を行う場合にも、不純物拡散領域の表
面に酸化膜が形成されるのである。
【０００８】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、コンタクト開口部内側面の変形や拡
大を伴うことなくコンタクトの底部への酸化膜形成によ
るコンタクト特性劣化を防止することができる半導体装
置のコンタクト形成方法を提供することにある。
ので、その課題は、コンタクト開口部内側面の変形や拡
大を伴うことなくコンタクトの底部への酸化膜形成によ
るコンタクト特性劣化を防止することができる半導体装
置のコンタクト形成方法を提供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の半導体装
置のコンタクト形成方法は、半導体基板を覆う層間絶縁
膜に、前記半導体基板に達する開口を形成する工程と、
形成した開口底部の半導体基板に不純物拡散領域を形成
する工程と、少なくとも前記開口の側壁と前記不純物拡
散領域とを覆う保護膜を形成する工程と、前記不純物拡
散領域中の不純物を活性化させるための熱処理工程と、
前記不純物拡散領域を覆う前記保護膜を除去する工程と
を含んでいる。
置のコンタクト形成方法は、半導体基板を覆う層間絶縁
膜に、前記半導体基板に達する開口を形成する工程と、
形成した開口底部の半導体基板に不純物拡散領域を形成
する工程と、少なくとも前記開口の側壁と前記不純物拡
散領域とを覆う保護膜を形成する工程と、前記不純物拡
散領域中の不純物を活性化させるための熱処理工程と、
前記不純物拡散領域を覆う前記保護膜を除去する工程と
を含んでいる。
【００１０】請求項４記載の半導体装置のコンタクト形
成方法は、半導体基板上に形成された導電層を覆う層間
絶縁膜に、前記導電層に達する開口を形成する工程と、
少なくとも前記開口の側壁と底部の導電層とを覆う保護
膜を形成する工程と、コンタクト形成に必要な所定の処
理（熱処理、灰化処理等）の後、前記開口底部の導電層
を覆う前記保護膜を除去する工程とを含んでいる。
成方法は、半導体基板上に形成された導電層を覆う層間
絶縁膜に、前記導電層に達する開口を形成する工程と、
少なくとも前記開口の側壁と底部の導電層とを覆う保護
膜を形成する工程と、コンタクト形成に必要な所定の処
理（熱処理、灰化処理等）の後、前記開口底部の導電層
を覆う前記保護膜を除去する工程とを含んでいる。
【００１１】そして、請求項１および請求項４における
前記保護膜としては、例えばシリコン酸化膜またはシリ
コン窒化膜を用いる。
前記保護膜としては、例えばシリコン酸化膜またはシリ
コン窒化膜を用いる。
【００１２】
【作用】請求項１記載の半導体装置のコンタクト形成方
法では、基板コンタクト用として層間絶縁膜に形成した
開口底部の不純物拡散領域と開口側壁とを保護膜で覆
い、しかるのち熱処理を行うようにしたので、不純物拡
散領域が露出した状態での熱処理が回避され、不純物拡
散領域の表面での酸化膜形成が抑制される。また、開口
側壁の熱変形も抑制される。
法では、基板コンタクト用として層間絶縁膜に形成した
開口底部の不純物拡散領域と開口側壁とを保護膜で覆
い、しかるのち熱処理を行うようにしたので、不純物拡
散領域が露出した状態での熱処理が回避され、不純物拡
散領域の表面での酸化膜形成が抑制される。また、開口
側壁の熱変形も抑制される。
【００１３】請求項４記載の半導体装置のコンタクト形
成方法では、導電層コンタクト用として層間絶縁膜に形
成した開口底部の導電層と側壁とを保護膜で覆い、しか
るのち、コンタクト形成に必要な所定の処理を行うよう
にしたので、導電層が露出した状態での熱処理が回避さ
れ、導電層表面での酸化膜形成が抑制される。また、開
口側壁の熱変形も抑制される。
成方法では、導電層コンタクト用として層間絶縁膜に形
成した開口底部の導電層と側壁とを保護膜で覆い、しか
るのち、コンタクト形成に必要な所定の処理を行うよう
にしたので、導電層が露出した状態での熱処理が回避さ
れ、導電層表面での酸化膜形成が抑制される。また、開
口側壁の熱変形も抑制される。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１５】図１ないし図３は本発明の一実施例に係る
半導体装置のコンタクト形成方法を説明するためのもの
で、装置断面を表すものである。なお、従来例と同一構
成要素には同一の符号を付する。また、本実施例中、層
間絶縁層１９の上にレジストを塗布する工程までは従来
と同様であるので説明を省略する。
半導体装置のコンタクト形成方法を説明するためのもの
で、装置断面を表すものである。なお、従来例と同一構
成要素には同一の符号を付する。また、本実施例中、層
間絶縁層１９の上にレジストを塗布する工程までは従来
と同様であるので説明を省略する。
【００１６】さて、図５に示したように、素子活性領域
に開口を有するようにレジスト２０を塗布したのち、こ
のレジストをマスクとしてエッチングを行い、層間絶縁
層１９に、シリコン基板１１に達する開口２１を形成す
る。そして、次にイオンインプランテーション処理によ
って開口２１の底部のシリコン基板１１に不純物拡散領
域２２を形成する。
に開口を有するようにレジスト２０を塗布したのち、こ
のレジストをマスクとしてエッチングを行い、層間絶縁
層１９に、シリコン基板１１に達する開口２１を形成す
る。そして、次にイオンインプランテーション処理によ
って開口２１の底部のシリコン基板１１に不純物拡散領
域２２を形成する。
【００１７】本実施例では、ここで、図２に示すよう
に、開口２１の底面および内側壁を含む全面を覆うよう
に、保護膜としてのシリコン酸化膜２５を形成し、その
後に不純物拡散領域２２の不純物を活性化させるための
熱処理を行う。この場合には、開口２１の底部を覆うシ
リコン酸化膜２５の存在により、シリコン基板１１が酸
化されてコンタクト底部に厚い酸化膜が形成されること
はな。また、層間絶縁層１９は８００〜８５０°Ｃの温
度領域で流動性を呈するが、シリコン酸化膜２５の存在
により、開口２１の熱変形も防止される。
に、開口２１の底面および内側壁を含む全面を覆うよう
に、保護膜としてのシリコン酸化膜２５を形成し、その
後に不純物拡散領域２２の不純物を活性化させるための
熱処理を行う。この場合には、開口２１の底部を覆うシ
リコン酸化膜２５の存在により、シリコン基板１１が酸
化されてコンタクト底部に厚い酸化膜が形成されること
はな。また、層間絶縁層１９は８００〜８５０°Ｃの温
度領域で流動性を呈するが、シリコン酸化膜２５の存在
により、開口２１の熱変形も防止される。
【００１８】次に、図３に示すように、ＲＩＥ等の異方
性ドライエッチングによって開口２１の底部のシリコン
酸化膜２５のみを除去して、開口２１の内側壁面に側壁
２５′を形成する。そして、しかるのち、洗浄によるラ
イトエッチングを行う。その後、この開口２１をアルミ
ニウム等の金属で埋め込み、金属配線層（図示せず）と
接続する。なお、ＲＩＥ等の異方性エッチングによって
開口２１の底部のシリコン酸化膜２５を除去した後に、
常温における自然酸化により不純物拡散領域２２の表面
に酸化膜が僅かに形成されることはあるが、これは洗浄
による極めて軽いエッチングによって容易に除去され
る。
性ドライエッチングによって開口２１の底部のシリコン
酸化膜２５のみを除去して、開口２１の内側壁面に側壁
２５′を形成する。そして、しかるのち、洗浄によるラ
イトエッチングを行う。その後、この開口２１をアルミ
ニウム等の金属で埋め込み、金属配線層（図示せず）と
接続する。なお、ＲＩＥ等の異方性エッチングによって
開口２１の底部のシリコン酸化膜２５を除去した後に、
常温における自然酸化により不純物拡散領域２２の表面
に酸化膜が僅かに形成されることはあるが、これは洗浄
による極めて軽いエッチングによって容易に除去され
る。
【００１９】このように、本実施例では、不純物拡散領
域２２が露出した状態で熱処理を行うことを避け、開口
２１の底部の不純物拡散領域２２と内側壁面の層間絶縁
層１９の表面を保護膜で覆ってから熱処理を行うように
しているため、シリコン基板１１表面には酸化膜が殆ど
形成されない。このため、その後の洗浄は、極めて軽い
もので足りる。したがって、開口２１の内側壁面に形成
された側壁２５′は洗浄によってほとんどエッチングさ
れることがなく、洗浄によるコンタクト形状の変形（す
なわち、開口２１の内側壁面に凹凸が生ずること）が防
止されるので、コンタクト抵抗の上昇が抑制される。も
ちろん、コンタクトの拡大も防止されるため、ポリサイ
ド層１５との間の耐圧も保障される。さらに、側壁２
５′の存在により、熱処理時に層間絶縁層１９が流動性
を呈することによる開口２１の内側面変形も防止され、
コンタクト特性の劣化防止に寄与する。さらに、熱処理
時において雰囲気中の不純物が不純物拡散領域２２に侵
入するオートドープ現象が保護膜の存在によって効果的
に抑制され、この点でもコンタクト特性の劣化防止に寄
与する。
域２２が露出した状態で熱処理を行うことを避け、開口
２１の底部の不純物拡散領域２２と内側壁面の層間絶縁
層１９の表面を保護膜で覆ってから熱処理を行うように
しているため、シリコン基板１１表面には酸化膜が殆ど
形成されない。このため、その後の洗浄は、極めて軽い
もので足りる。したがって、開口２１の内側壁面に形成
された側壁２５′は洗浄によってほとんどエッチングさ
れることがなく、洗浄によるコンタクト形状の変形（す
なわち、開口２１の内側壁面に凹凸が生ずること）が防
止されるので、コンタクト抵抗の上昇が抑制される。も
ちろん、コンタクトの拡大も防止されるため、ポリサイ
ド層１５との間の耐圧も保障される。さらに、側壁２
５′の存在により、熱処理時に層間絶縁層１９が流動性
を呈することによる開口２１の内側面変形も防止され、
コンタクト特性の劣化防止に寄与する。さらに、熱処理
時において雰囲気中の不純物が不純物拡散領域２２に侵
入するオートドープ現象が保護膜の存在によって効果的
に抑制され、この点でもコンタクト特性の劣化防止に寄
与する。
【００２０】以上説明した方法は基板コンタクトの形成
の場合に限られず、図４に示すように、導電層であるポ
リサイド層１５へのコンタクトを形成する場合にも適用
することができる。この図で、素子間分離膜１２上のポ
リサイド層１５を覆う層間絶縁層１９には、ポリサイド
層１５に達する開口２７が形成され、その内側壁面にシ
リコン酸化膜の側壁２８′が形成されている。この場合
のコンタクト形成方法も上記実施例と同様である。すな
わち、まず、層間絶縁層１９上に形成したレジストをマ
スクとして開口２７をエッチングによって形成し、シリ
コン酸化膜を全面に形成してから、熱処理等を行う。さ
らにＲＩＥ等の異方性エッチングによって開口２７の底
部のシリコン酸化膜のみを除去して、開口２７の内側壁
面に側壁２８′を形成する。しかるのち、洗浄によるラ
イトエッチングを行い、この開口２７をアルミニウム等
の金属で埋め込み、金属配線層（図示せず）と接続す
る。本実施例においても、開口２７の底部のポリサイド
層１５に酸化膜は形成されず、洗浄が軽くて済むため、
側壁２８′が除去されることなく保護膜として十分機能
し、コンタクト形状の悪化等を防止することができる。
の場合に限られず、図４に示すように、導電層であるポ
リサイド層１５へのコンタクトを形成する場合にも適用
することができる。この図で、素子間分離膜１２上のポ
リサイド層１５を覆う層間絶縁層１９には、ポリサイド
層１５に達する開口２７が形成され、その内側壁面にシ
リコン酸化膜の側壁２８′が形成されている。この場合
のコンタクト形成方法も上記実施例と同様である。すな
わち、まず、層間絶縁層１９上に形成したレジストをマ
スクとして開口２７をエッチングによって形成し、シリ
コン酸化膜を全面に形成してから、熱処理等を行う。さ
らにＲＩＥ等の異方性エッチングによって開口２７の底
部のシリコン酸化膜のみを除去して、開口２７の内側壁
面に側壁２８′を形成する。しかるのち、洗浄によるラ
イトエッチングを行い、この開口２７をアルミニウム等
の金属で埋め込み、金属配線層（図示せず）と接続す
る。本実施例においても、開口２７の底部のポリサイド
層１５に酸化膜は形成されず、洗浄が軽くて済むため、
側壁２８′が除去されることなく保護膜として十分機能
し、コンタクト形状の悪化等を防止することができる。
【００２１】
【発明の効果】以上説明したように、本発明に係る半導
体装置のコンタクト形成方法によれば、層間絶縁膜に形
成した開口底部の不純物拡散領域（または導電層）と開
口内側面とを保護膜で覆ったのち熱処理等を行うように
したので、不純物拡散領域（または導電層）が露出した
状態での熱処理や灰化処理が回避される。このため、こ
れらの処理時における不純物拡散領域（または導電層）
の表面での酸化膜の成長と、雰囲気中の不純物が不純物
拡散領域（または導電層）に侵入するオートドープ現象
とが効果的に抑制され、コンタクト特性の悪化を防止す
ることができる。また、不純物拡散領域（または導電
層）表面には殆ど酸化膜が形成されないため、これを除
去するための洗浄等によるエッチングは極めて軽く行え
ばよい。したがって、開口内側面を覆う保護膜（側壁）
の膜減りが少なく、洗浄時のエッチングによる開口内側
面の変形が十分保護される。もちろん、コンタクトの拡
大もないため、層間耐圧の悪化も防止できる。また、こ
の側壁の存在により、熱処理時における開口側壁の熱変
形も抑制される。
体装置のコンタクト形成方法によれば、層間絶縁膜に形
成した開口底部の不純物拡散領域（または導電層）と開
口内側面とを保護膜で覆ったのち熱処理等を行うように
したので、不純物拡散領域（または導電層）が露出した
状態での熱処理や灰化処理が回避される。このため、こ
れらの処理時における不純物拡散領域（または導電層）
の表面での酸化膜の成長と、雰囲気中の不純物が不純物
拡散領域（または導電層）に侵入するオートドープ現象
とが効果的に抑制され、コンタクト特性の悪化を防止す
ることができる。また、不純物拡散領域（または導電
層）表面には殆ど酸化膜が形成されないため、これを除
去するための洗浄等によるエッチングは極めて軽く行え
ばよい。したがって、開口内側面を覆う保護膜（側壁）
の膜減りが少なく、洗浄時のエッチングによる開口内側
面の変形が十分保護される。もちろん、コンタクトの拡
大もないため、層間耐圧の悪化も防止できる。また、こ
の側壁の存在により、熱処理時における開口側壁の熱変
形も抑制される。
【図１】本発明の一実施例に係る半導体装置のコンタク
ト形成方法の一工程を表す素子断面図である。
ト形成方法の一工程を表す素子断面図である。
【図２】図１の工程に続く工程を表す素子断面図であ
る。
る。
【図３】図２の工程に続く工程を表す素子断面図であ
る。
る。
【図４】本発明の他の実施例に係る半導体装置のコンタ
クト形成方法の一工程を表す素子断面図である。
クト形成方法の一工程を表す素子断面図である。
【図５】従来の半導体装置のコンタクト形成方法の一工
程を表す素子断面図である。
程を表す素子断面図である。
【図６】図５の工程に続く工程を表す素子断面図であ
る。
る。
【図７】図６の工程に続く工程を表す素子断面図であ
る。
る。
【図８】従来の他の半導体装置のコンタクト形成方法の
一工程を表す素子断面図である。
一工程を表す素子断面図である。
【図９】図８の工程に続く工程を表す素子断面図であ
る。
る。
【図１０】図９の工程に続く工程を表す素子断面図であ
る。
る。
【図１１】図１０の工程に続く工程を表す素子断面図で
ある。
ある。
１１ シリコン基体 １２ 素子間分離膜 １５ ポリサイド層 １６ ＰＳＧ膜 １７ シリコン窒化膜 １８ ＢＰＳＧ膜 １９ 層間絶縁層 ２１，２７ 開口 ２２ 不純物拡散領域 ２５ シリコン酸化膜（保護膜） ２５′，２８′ シリコン酸化膜側壁
Claims (6)
- 【請求項１】 半導体基板を覆う層間絶縁膜に、前記半
導体基板に達する開口を形成する工程と、 形成した開口底部の半導体基板に不純物拡散領域を形成
する工程と、 少なくとも前記開口の側壁と前記不純物拡散領域とを覆
う保護膜を形成する工程と、 前記不純物拡散領域中の不純物を活性化させるための熱
処理工程と、 前記不純物拡散領域を覆う前記保護膜を除去する工程と
を含むことを特徴とする半導体装置のコンタクト形成方
法。 - 【請求項２】 前記保護膜はシリコン酸化膜であること
を特徴とする請求項１記載の半導体装置のコンタクト形
成方法。 - 【請求項３】 前記保護膜はシリコン窒化膜であること
を特徴とする請求項１記載の半導体装置のコンタクト形
成方法。 - 【請求項４】 半導体基板上に形成された導電層を覆う
層間絶縁膜に、前記導電層に達する開口を形成する工程
と、 少なくとも前記開口の側壁と底部の導電層とを覆う保護
膜を形成する工程と、 コンタクト形成に必要な所定の処理の後、前記開口底部
の導電層を覆う前記保護膜を除去する工程とを含むこと
を特徴とする半導体装置のコンタクト形成方法。 - 【請求項５】 前記保護膜はシリコン酸化膜であること
を特徴とする請求項４記載の半導体装置のコンタクト形
成方法。 - 【請求項６】 前記保護膜はシリコン窒化膜であること
を特徴とする請求項４記載の半導体装置のコンタクト形
成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131159A JPH08306783A (ja) | 1995-05-02 | 1995-05-02 | 半導体装置のコンタクト形成方法 |
| US08/638,206 US5960312A (en) | 1995-05-02 | 1996-04-26 | Process for forming a contact electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131159A JPH08306783A (ja) | 1995-05-02 | 1995-05-02 | 半導体装置のコンタクト形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306783A true JPH08306783A (ja) | 1996-11-22 |
Family
ID=15051386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7131159A Pending JPH08306783A (ja) | 1995-05-02 | 1995-05-02 | 半導体装置のコンタクト形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5960312A (ja) |
| JP (1) | JPH08306783A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436063B1 (ko) * | 1997-12-01 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택홀 형성 방법 |
| JP2011524089A (ja) * | 2008-06-11 | 2011-08-25 | クロステック・キャピタル，リミテッド・ライアビリティ・カンパニー | Ｃｍｏｓイメージセンサの製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096629A (en) * | 1998-11-05 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Uniform sidewall profile etch method for forming low contact leakage schottky diode contact |
| US6448657B1 (en) * | 1999-04-21 | 2002-09-10 | Applied Materials, Inc. | Structure for reducing junction spiking through a wall surface of an overetched contact via |
| US6602780B2 (en) * | 2001-09-06 | 2003-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for protecting sidewalls of etched openings to prevent via poisoning |
| US6740593B2 (en) * | 2002-01-25 | 2004-05-25 | Micron Technology, Inc. | Semiconductor processing methods utilizing low concentrations of reactive etching components |
| US8435873B2 (en) | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
| US5087591A (en) * | 1985-01-22 | 1992-02-11 | Texas Instruments Incorporated | Contact etch process |
| US4963511A (en) * | 1987-11-30 | 1990-10-16 | Texas Instruments Incorporated | Method of reducing tungsten selectivity to a contact sidewall |
| JP2751181B2 (ja) * | 1988-02-20 | 1998-05-18 | ソニー株式会社 | 半導体装置の製法 |
| GB8907898D0 (en) * | 1989-04-07 | 1989-05-24 | Inmos Ltd | Semiconductor devices and fabrication thereof |
| US5066612A (en) * | 1990-01-05 | 1991-11-19 | Fujitsu Limited | Method of forming wiring of a semiconductor device |
| JP2954263B2 (ja) * | 1990-03-22 | 1999-09-27 | 沖電気工業株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-05-02 JP JP7131159A patent/JPH08306783A/ja active Pending
-
1996
- 1996-04-26 US US08/638,206 patent/US5960312A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436063B1 (ko) * | 1997-12-01 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택홀 형성 방법 |
| JP2011524089A (ja) * | 2008-06-11 | 2011-08-25 | クロステック・キャピタル，リミテッド・ライアビリティ・カンパニー | Ｃｍｏｓイメージセンサの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5960312A (en) | 1999-09-28 |
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