JP2000183149A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 トレンチ内に、応力ストレスが小さく誘電率
の低い絶縁膜を埋め込んで、良好に素子分離を行うこ
と。 【解決手段】 シリコン基板２には、シリコン酸化膜
３、ポリシリコン膜４及びシリコン窒化膜５がこの順に
形成され、これらの膜３〜５からシリコン基板２にかけ
て、複数のトレンチ６が所定の間隔を置いて形成されて
いる。トレンチ６の内面における各膜３〜５に相当する
部分には、サイドウォールスペーサ７が形成されてい
る。サイドウォールスペーサ７を含んだトレンチ６の内
部にはシリコン酸化膜８が形成されていると共に、この
シリコン酸化膜８の内部には空隙部９が形成されてい
る。
の低い絶縁膜を埋め込んで、良好に素子分離を行うこ
と。 【解決手段】 シリコン基板２には、シリコン酸化膜
３、ポリシリコン膜４及びシリコン窒化膜５がこの順に
形成され、これらの膜３〜５からシリコン基板２にかけ
て、複数のトレンチ６が所定の間隔を置いて形成されて
いる。トレンチ６の内面における各膜３〜５に相当する
部分には、サイドウォールスペーサ７が形成されてい
る。サイドウォールスペーサ７を含んだトレンチ６の内
部にはシリコン酸化膜８が形成されていると共に、この
シリコン酸化膜８の内部には空隙部９が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、詳しくは、半導体装置における溝分離構造（トレン
チ・アイソレーション）に関する。
り、詳しくは、半導体装置における溝分離構造（トレン
チ・アイソレーション）に関する。
【０００２】
【従来の技術】近年のＵＬＳＩの高集積化・高密度化に
伴い、素子分離膜の微細化に対する要求はますます大き
くなっている。従来の素子分離技術には、選択酸化法
（ＬＯＣＯＳ法）が用いられてきた。選択酸化法では、
シリコン基板の酸化は、耐酸化マスクとしての窒化シリ
コン膜の周辺下部にまで達し、いわゆるバーズビークが
形成される。そのため、マスクとしての窒化シリコン膜
の大きさを最小の分離幅に設定しても、分離幅を小さく
することが限界になりつつある。
伴い、素子分離膜の微細化に対する要求はますます大き
くなっている。従来の素子分離技術には、選択酸化法
（ＬＯＣＯＳ法）が用いられてきた。選択酸化法では、
シリコン基板の酸化は、耐酸化マスクとしての窒化シリ
コン膜の周辺下部にまで達し、いわゆるバーズビークが
形成される。そのため、マスクとしての窒化シリコン膜
の大きさを最小の分離幅に設定しても、分離幅を小さく
することが限界になりつつある。
【０００３】また、素子分離部分の周辺にバーズビーク
が形成されて素子分離部分に凹凸ができるため、半導体
基板の素子形成領域に対して半導体素子を形成する際
に、フォトリソグラフィ工程を均一に行うことができ
ず、微細加工が困難になりつつある。
が形成されて素子分離部分に凹凸ができるため、半導体
基板の素子形成領域に対して半導体素子を形成する際
に、フォトリソグラフィ工程を均一に行うことができ
ず、微細加工が困難になりつつある。
【０００４】そこで、このような問題を解消する手法と
して、溝分離法（トレンチ・アイソレーション）が提案
されている。
して、溝分離法（トレンチ・アイソレーション）が提案
されている。
【０００５】例えば、特開平９−８１１８号公報に記載
されている溝分離法を図７〜図９に基づいて、以下に説
明する。
されている溝分離法を図７〜図９に基づいて、以下に説
明する。
【０００６】（１）半導体基板５１上に、シリコン酸化
膜５２，シリコン窒化膜５３，ポリシリコン膜５４及び
シリコン酸化膜５５を順次形成した後、リソグラフィ工
程により、これらの膜から半導体基板５１にかけてトレ
ンチ５６を形成する（図７参照）。
膜５２，シリコン窒化膜５３，ポリシリコン膜５４及び
シリコン酸化膜５５を順次形成した後、リソグラフィ工
程により、これらの膜から半導体基板５１にかけてトレ
ンチ５６を形成する（図７参照）。
【０００７】（２）トレンチ５６内及び基板上に、ＢＰ
ＳＧ膜５７を堆積した後、ＢＰＳＧ膜５７を熱処理して
リフローさせ、ＢＰＳＧ膜５７の表面を平坦化する（図
８参照）。このとき、上記トレンチ５６の形成工程にお
いて、トレンチ５６の幅が上方に行くほど広がるように
テーパーを付けておくことにより、ＢＰＳＧ膜５７がト
レンチ５６内に隙間無く充填される。
ＳＧ膜５７を堆積した後、ＢＰＳＧ膜５７を熱処理して
リフローさせ、ＢＰＳＧ膜５７の表面を平坦化する（図
８参照）。このとき、上記トレンチ５６の形成工程にお
いて、トレンチ５６の幅が上方に行くほど広がるように
テーパーを付けておくことにより、ＢＰＳＧ膜５７がト
レンチ５６内に隙間無く充填される。
【０００８】（３）ＢＰＳＧ膜５７、シリコン酸化膜５
５，ポリシリコン膜５４及びシリコン窒化膜５３を順次
エッチバックして、最終的に半導体基板５１のトレンチ
５６にＢＰＳＧ膜５７を埋め込む（図９参照）。
５，ポリシリコン膜５４及びシリコン窒化膜５３を順次
エッチバックして、最終的に半導体基板５１のトレンチ
５６にＢＰＳＧ膜５７を埋め込む（図９参照）。
【０００９】
【発明が解決しようとする課題】従来例のように、トレ
ンチ５６内に絶縁膜（ＢＰＳＧ膜５７）を隙間無く充填
するものにあっては、以下の通りの問題点を有する。
ンチ５６内に絶縁膜（ＢＰＳＧ膜５７）を隙間無く充填
するものにあっては、以下の通りの問題点を有する。
【００１０】（１）絶縁膜と半導体基板との熱膨張係数
の差によって生じる応力ストレスの影響で、基板内部に
結晶欠陥を発生させ、その結果、素子分離領域に隣接し
て形成されたデバイスに悪影響を与え、その特性を劣化
させる。
の差によって生じる応力ストレスの影響で、基板内部に
結晶欠陥を発生させ、その結果、素子分離領域に隣接し
て形成されたデバイスに悪影響を与え、その特性を劣化
させる。
【００１１】（２）比誘電率が比較的高くなり、寄生容
量が増大して配線遅延等の原因となる。
量が増大して配線遅延等の原因となる。
【００１２】本発明は、半導体装置に関し、斯かる問題
点を解消することをその目的とする。
点を解消することをその目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
基板に形成され、上部開口部の幅が下部よりも狭いトレ
ンチと、このトレンチ内に形成された第１の絶縁膜と、
この第１の絶縁膜の内部に形成された空間部とを具備し
たことをその要旨とする。
基板に形成され、上部開口部の幅が下部よりも狭いトレ
ンチと、このトレンチ内に形成された第１の絶縁膜と、
この第１の絶縁膜の内部に形成された空間部とを具備し
たことをその要旨とする。
【００１４】すなわち、第１の絶縁膜の内部に空間部が
存在するため、第１の絶縁膜が基板に与えるストレス
を、この空間部で緩和させる。
存在するため、第１の絶縁膜が基板に与えるストレス
を、この空間部で緩和させる。
【００１５】また、空間部は、第１の絶縁膜よりも比誘
電率が低いため、素子分離膜全体としての比誘電率も低
くなる。
電率が低いため、素子分離膜全体としての比誘電率も低
くなる。
【００１６】更には、トレンチの上部開口部の幅が、下
部よりも狭いため、第１の絶縁膜をトレンチ内に形成し
ていく過程において、トレンチ内が第１の絶縁膜で埋ま
りきってしまう前に、トレンチの上部開口部が第１の絶
縁膜で閉じられることになり、トレンチの内部に空間部
が確実に形成される。
部よりも狭いため、第１の絶縁膜をトレンチ内に形成し
ていく過程において、トレンチ内が第１の絶縁膜で埋ま
りきってしまう前に、トレンチの上部開口部が第１の絶
縁膜で閉じられることになり、トレンチの内部に空間部
が確実に形成される。
【００１７】尚、この場合前記トレンチの上部内壁に、
サイドウォールスペーサを形成することにより、上部開
口部の幅を狭くすることが望ましい。こうすることによ
り、確実に且つ容易に空間部を形成することができる。
サイドウォールスペーサを形成することにより、上部開
口部の幅を狭くすることが望ましい。こうすることによ
り、確実に且つ容易に空間部を形成することができる。
【００１８】また、前記トレンチは、主基板とこの主基
板上に形成された第２の絶縁膜とに跨って形成されてい
ることが望ましい。こうすることにより第１の絶縁膜だ
けでなく第２の絶縁膜をも素子分離領域の一部とするこ
とができ、広範囲の素子分離が可能となる。
板上に形成された第２の絶縁膜とに跨って形成されてい
ることが望ましい。こうすることにより第１の絶縁膜だ
けでなく第２の絶縁膜をも素子分離領域の一部とするこ
とができ、広範囲の素子分離が可能となる。
【００１９】この場合、前記第２の絶縁膜が導電層を含
むものであっても良い。これにより、導電層を配線の一
部として利用することができる。
むものであっても良い。これにより、導電層を配線の一
部として利用することができる。
【００２０】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図１〜図３に従って説明する。
態を図１〜図３に従って説明する。
【００２１】図１は本実施形態の半導体装置１を示し、
シリコン基板２には、シリコン酸化膜３、ポリシリコン
膜４及びシリコン窒化膜５がこの順に形成され、これら
の膜３〜５からシリコン基板２にかけて、複数のトレン
チ６が所定の間隔を置いて形成されている。尚、図１で
は１つのトレンチ６のみを示している。トレンチ６の内
面における各膜３〜５に相当する部分には、サイドウォ
ールスペーサ７が形成されている。サイドウォールスペ
ーサ７を含んだトレンチ６の内部にはシリコン酸化膜８
が形成されていると共に、このシリコン酸化膜８の内部
には空隙部９が形成されている。
シリコン基板２には、シリコン酸化膜３、ポリシリコン
膜４及びシリコン窒化膜５がこの順に形成され、これら
の膜３〜５からシリコン基板２にかけて、複数のトレン
チ６が所定の間隔を置いて形成されている。尚、図１で
は１つのトレンチ６のみを示している。トレンチ６の内
面における各膜３〜５に相当する部分には、サイドウォ
ールスペーサ７が形成されている。サイドウォールスペ
ーサ７を含んだトレンチ６の内部にはシリコン酸化膜８
が形成されていると共に、このシリコン酸化膜８の内部
には空隙部９が形成されている。
【００２２】次に、半導体装置１の製造方法を図１〜図
６に従い順を追って説明する。
６に従い順を追って説明する。
【００２３】工程１（図２参照）：ｐ型単結晶シリコン
基板２上にＣＶＤ法を用いて、シリコン酸化膜３（膜厚
１００ｎｍ）、ポリシリコン膜４（５０ｎｍ）及びシリ
コン窒化膜５（１００ｎｍ）をこの順に形成する。尚、
シリコン基板２が、本発明における「主基板」に相当
し、シリコン酸化膜３、ポリシリコン膜４及びシリコン
窒化膜５が、本発明における「第２の絶縁膜」に相当す
る。
基板２上にＣＶＤ法を用いて、シリコン酸化膜３（膜厚
１００ｎｍ）、ポリシリコン膜４（５０ｎｍ）及びシリ
コン窒化膜５（１００ｎｍ）をこの順に形成する。尚、
シリコン基板２が、本発明における「主基板」に相当
し、シリコン酸化膜３、ポリシリコン膜４及びシリコン
窒化膜５が、本発明における「第２の絶縁膜」に相当す
る。
【００２４】工程２（図３参照）：素子分離する領域に
対応させて、フォトリソグラフィ法を用いて形成したレ
ジストをマスクとして、シリコン窒化膜５、ポリシリコ
ン膜４及びシリコン酸化膜３をエッチングし、シリコン
基板２上に第１のトレンチ１０を形成する。
対応させて、フォトリソグラフィ法を用いて形成したレ
ジストをマスクとして、シリコン窒化膜５、ポリシリコ
ン膜４及びシリコン酸化膜３をエッチングし、シリコン
基板２上に第１のトレンチ１０を形成する。
【００２５】工程３（図４参照）：レジストマスクを除
去し、第１のトレンチ１０を含む全面にＣＶＤ法を用い
てシリコン酸化膜を５０ｎｍ堆積した後、これを異方性
全面エッチバックすることにより、第１のトレンチ１０
の内壁にサイドウォールスペーサ７を形成する。
去し、第１のトレンチ１０を含む全面にＣＶＤ法を用い
てシリコン酸化膜を５０ｎｍ堆積した後、これを異方性
全面エッチバックすることにより、第１のトレンチ１０
の内壁にサイドウォールスペーサ７を形成する。
【００２６】工程４（図５参照）：サイドウォールスペ
ーサ７をマスクとし、ＲＩＥ法を用いてシリコン基板２
を所定量エッチングした後、更にウェットエッチングを
用いて、等方的にシリコン基板２を５０ｎｍだけエッチ
ングすることにより、第１のトレンチ１０に連続して、
この第１のトレンチ１０と幅が等しい第２のトレンチ１
１を形成する。尚、この第１のトレンチ１０と第２のト
レンチ１１とでトレンチ６を構成し、このトレンチ６
が、本発明における「トレンチ」に相当する。
ーサ７をマスクとし、ＲＩＥ法を用いてシリコン基板２
を所定量エッチングした後、更にウェットエッチングを
用いて、等方的にシリコン基板２を５０ｎｍだけエッチ
ングすることにより、第１のトレンチ１０に連続して、
この第１のトレンチ１０と幅が等しい第２のトレンチ１
１を形成する。尚、この第１のトレンチ１０と第２のト
レンチ１１とでトレンチ６を構成し、このトレンチ６
が、本発明における「トレンチ」に相当する。
【００２７】工程５（図６参照）：温度９００℃で熱酸
化を行うことにより、トレンチ６の内壁に熱酸化膜（膜
厚２０ｎｍ）１２を形成する。この場合、熱酸化膜１２
は、シリコン窒化膜５の表面も酸化するため、図には全
面に表している。
化を行うことにより、トレンチ６の内壁に熱酸化膜（膜
厚２０ｎｍ）１２を形成する。この場合、熱酸化膜１２
は、シリコン窒化膜５の表面も酸化するため、図には全
面に表している。
【００２８】工程６（図１参照）：熱酸化膜１２上に、
シリコン酸化膜８を堆積することにより、トレンチ６内
にシリコン酸化膜８を埋め込む。
シリコン酸化膜８を堆積することにより、トレンチ６内
にシリコン酸化膜８を埋め込む。
【００２９】シリコン酸化膜８は、プラズマＣＶＤ法に
より形成する。反応ガスとしては、モノシランと亜酸化
窒素（ＳｉＨ4＋Ｎ2Ｏ）、モノシランと酸素（ＳｉＨ4
＋Ｏ2）、ＴＥＯＳ（Tetra-ethoxy-silane）と酸素（Ｔ
ＥＯＳ＋Ｏ2）などを用い、成膜温度は３００〜９００
℃である。
より形成する。反応ガスとしては、モノシランと亜酸化
窒素（ＳｉＨ4＋Ｎ2Ｏ）、モノシランと酸素（ＳｉＨ4
＋Ｏ2）、ＴＥＯＳ（Tetra-ethoxy-silane）と酸素（Ｔ
ＥＯＳ＋Ｏ2）などを用い、成膜温度は３００〜９００
℃である。
【００３０】また、シリコン酸化膜８は、常圧ＣＶＤ法
によって形成してもよい。この場合の反応ガスとして
は、モノシランと酸素（ＳｉＨ4＋Ｏ2）であり、成膜温
度は４００〜４５０℃以下である。
によって形成してもよい。この場合の反応ガスとして
は、モノシランと酸素（ＳｉＨ4＋Ｏ2）であり、成膜温
度は４００〜４５０℃以下である。
【００３１】シリコン酸化膜８は、比較的ステップカバ
レッジが悪いため、トレンチ６内に形成されたシリコン
酸化膜８の内部には空間部９が形成される。特に、本実
施形態では、サイドウォールスペーサ７を形成すること
により、トレンチ６の上部開口幅を狭くしているので、
トレンチ６内がシリコン酸化膜８で埋まりきってしまう
前に、トレンチ６の上部開口部がシリコン酸化膜８で閉
じられることになり、トレンチ６の内部に空間部９が確
実に形成される。尚、この点につき、上記した従来例
（特開平９−８１１８号公報）には、その従来技術とし
てトレンチアイソレーション内部に空間部が形成された
構造が記載されているが、本実施形態のように、トレン
チの上部開口部の幅が狭くないために、空間部を再現性
良く形成することが困難である。しかも、この従来例
は、空間部を作らない技術を示しており、空間部９を積
極的に作ろうとする本実施形態とは、技術的にも異なる
ものである。
レッジが悪いため、トレンチ６内に形成されたシリコン
酸化膜８の内部には空間部９が形成される。特に、本実
施形態では、サイドウォールスペーサ７を形成すること
により、トレンチ６の上部開口幅を狭くしているので、
トレンチ６内がシリコン酸化膜８で埋まりきってしまう
前に、トレンチ６の上部開口部がシリコン酸化膜８で閉
じられることになり、トレンチ６の内部に空間部９が確
実に形成される。尚、この点につき、上記した従来例
（特開平９−８１１８号公報）には、その従来技術とし
てトレンチアイソレーション内部に空間部が形成された
構造が記載されているが、本実施形態のように、トレン
チの上部開口部の幅が狭くないために、空間部を再現性
良く形成することが困難である。しかも、この従来例
は、空間部を作らない技術を示しており、空間部９を積
極的に作ろうとする本実施形態とは、技術的にも異なる
ものである。
【００３２】トレンチ６内にシリコン酸化膜８を形成し
た後、、シリコン窒化膜５の上の余分なシリコン酸化膜
８をエッチバックにより除去することにより、トレンチ
アイソレーション構造を完成させる。
た後、、シリコン窒化膜５の上の余分なシリコン酸化膜
８をエッチバックにより除去することにより、トレンチ
アイソレーション構造を完成させる。
【００３３】尚、シリコン酸化膜８の膜厚は、５〜５０
ｎｍに設定することが望ましい。このシリコン酸化膜８
が、本発明における「第１の絶縁膜」に相当する。
ｎｍに設定することが望ましい。このシリコン酸化膜８
が、本発明における「第１の絶縁膜」に相当する。
【００３４】以上の通り形成した本実施形態の半導体装
置１においては、以下の通りの作用効果を奏することが
できる。
置１においては、以下の通りの作用効果を奏することが
できる。
【００３５】（イ）トレンチ６内のシリコン酸化膜８内
部に比誘電率の低い空間部９を形成した構造であるの
で、その分全体の比誘電率も低くなる。従って、この部
分に発生する寄生容量も低減することができ、配線遅延
等の問題を改善することができる。
部に比誘電率の低い空間部９を形成した構造であるの
で、その分全体の比誘電率も低くなる。従って、この部
分に発生する寄生容量も低減することができ、配線遅延
等の問題を改善することができる。
【００３６】（ロ）空間部９を設けたことにより、シリ
コン酸化膜８が基板２に与える応力ストレスをこの空間
部９で吸収して緩和することができる。本発明者の実験
によれば、従来例のようにトレンチ内部にシリコン酸化
膜を充填した場合（空間部が存在しない場合）、シリコ
ン酸化膜の応力は１０００Ｋｇ／ｃｍ2であるのに対
し、本実施形態のようにシリコン酸化膜８の内部に空間
部９を形成したものは、シリコン酸化膜の応力が１Ｋｇ
／ｃｍ2ときわめて小さくなることが分かった。
コン酸化膜８が基板２に与える応力ストレスをこの空間
部９で吸収して緩和することができる。本発明者の実験
によれば、従来例のようにトレンチ内部にシリコン酸化
膜を充填した場合（空間部が存在しない場合）、シリコ
ン酸化膜の応力は１０００Ｋｇ／ｃｍ2であるのに対
し、本実施形態のようにシリコン酸化膜８の内部に空間
部９を形成したものは、シリコン酸化膜の応力が１Ｋｇ
／ｃｍ2ときわめて小さくなることが分かった。
【００３７】（ハ）シリコン酸化膜８だけでなくシリコ
ン酸化膜３、ポリシリコン膜４及びシリコン窒化膜５を
も素子分離領域の一部とすることができ、基板２上にお
いて広範囲の素子分離が可能となる。
ン酸化膜３、ポリシリコン膜４及びシリコン窒化膜５を
も素子分離領域の一部とすることができ、基板２上にお
いて広範囲の素子分離が可能となる。
【００３８】以上の実施形態にあっては、以下の通り変
形しても良く、その場合であっても同様の作用効果を奏
することができる。
形しても良く、その場合であっても同様の作用効果を奏
することができる。
【００３９】（１）第１の絶縁膜としての、シリコン酸
化膜８に代えて、シリコン窒化膜又は不純物がドープさ
れていないポリシリコン膜を用いる。
化膜８に代えて、シリコン窒化膜又は不純物がドープさ
れていないポリシリコン膜を用いる。
【００４０】（２）第２の絶縁膜としての、シリコン酸
化膜３、ポリシリコン膜４及びシリコン窒化膜５に代え
て、いずれかの膜の単層膜を用いる。
化膜３、ポリシリコン膜４及びシリコン窒化膜５に代え
て、いずれかの膜の単層膜を用いる。
【００４１】（３）第２の絶縁膜の一部を構成するポリ
シリコン膜４に不純物を導入することにより導電性を持
たせる。又は、ポリシリコン膜４に代えて、アルミニウ
ム、銅、チタン等の金属膜を用いる。こうすることで、
第２の絶縁膜中の導電層を配線の一部として利用するこ
とができ、設計の自由度が向上する。
シリコン膜４に不純物を導入することにより導電性を持
たせる。又は、ポリシリコン膜４に代えて、アルミニウ
ム、銅、チタン等の金属膜を用いる。こうすることで、
第２の絶縁膜中の導電層を配線の一部として利用するこ
とができ、設計の自由度が向上する。
【００４２】
【発明の効果】以上詳述したように、本発明によれば、
内部に空間部を有する絶縁膜を、トレンチ内に埋め込ん
だから、この部分の応力ストレスが小さく且つ誘電率も
低くなり、良好に素子分離を行って、良好なデバイス特
性を得ることができる。
内部に空間部を有する絶縁膜を、トレンチ内に埋め込ん
だから、この部分の応力ストレスが小さく且つ誘電率も
低くなり、良好に素子分離を行って、良好なデバイス特
性を得ることができる。
【図１】本発明を具体化した実施形態に係る半導体装置
の概略断面図である。
の概略断面図である。
【図２】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図３】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図４】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図５】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図６】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図７】従来例に係る半導体装置の製造過程を示す概略
断面図である。
断面図である。
【図８】従来例に係る半導体装置の製造過程を示す概略
断面図である。
断面図である。
【図９】従来例に係る半導体装置の製造過程を示す概略
断面図である。
断面図である。
１ 半導体装置 ２ シリコン基板 ３ シリコン酸化膜 ４ ポリシリコン膜 ５ シリコン窒化膜 ６ トレンチ ７ サイドウォールスペーサ ８ シリコン酸化膜 ９ 空間部
Claims (4)
- 【請求項１】 基板に形成され、上部開口部の幅が下部
よりも狭いトレンチと、このトレンチ内に形成された第
１の絶縁膜と、この第１の絶縁膜の内部に形成された空
間部とを具備したことを特徴とする半導体装置。 - 【請求項２】 前記トレンチの上部内壁に、サイドウォ
ールスペーサを形成することにより、上部開口部の幅を
狭くしたことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記トレンチは、主基板とこの主基板上
に形成された第２の絶縁膜とに跨って形成されているこ
とを特徴とした請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第２の絶縁膜が導電層を含むことを
特徴とする請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10351776A JP2000183149A (ja) | 1998-12-10 | 1998-12-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10351776A JP2000183149A (ja) | 1998-12-10 | 1998-12-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183149A true JP2000183149A (ja) | 2000-06-30 |
Family
ID=18419543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10351776A Pending JP2000183149A (ja) | 1998-12-10 | 1998-12-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183149A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1182699A2 (de) * | 2000-08-22 | 2002-02-27 | Infineon Technologies AG | Verfahren zur Bildung eines dicken dielektrischen Gebietes in einem Halbleitersubstrat |
| JP2002076299A (ja) * | 2000-08-23 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| FR2826179A1 (fr) * | 2001-06-14 | 2002-12-20 | St Microelectronics Sa | Tranchee d'isolement profonde et procede de realisation |
| FR2830984A1 (fr) * | 2001-10-17 | 2003-04-18 | St Microelectronics Sa | Tranchee d'isolement et procede de realisation |
| EP1672687A1 (en) * | 2004-12-17 | 2006-06-21 | Interuniversitair Microelektronica Centrum ( Imec) | Formation of deep airgap trenches and related applications |
| JP2006270077A (ja) * | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| WO2008018609A1 (fr) | 2006-08-07 | 2008-02-14 | Pasco Corporation | Procédé d'enregistrement d'étiquette d'information de position et dispositif de réglage auxiliaire |
| JP2010016296A (ja) * | 2008-07-07 | 2010-01-21 | Seiko Instruments Inc | 半導体装置 |
| JP2012033952A (ja) * | 2003-12-29 | 2012-02-16 | Hynix Semiconductor Inc | 半導体素子分離方法 |
| JP2017073567A (ja) * | 2016-12-27 | 2017-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1998
- 1998-12-10 JP JP10351776A patent/JP2000183149A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1182699A2 (de) * | 2000-08-22 | 2002-02-27 | Infineon Technologies AG | Verfahren zur Bildung eines dicken dielektrischen Gebietes in einem Halbleitersubstrat |
| EP1182699A3 (de) * | 2000-08-22 | 2007-01-31 | Infineon Technologies AG | Verfahren zur Bildung eines dicken dielektrischen Gebietes in einem Halbleitersubstrat |
| JP2002076299A (ja) * | 2000-08-23 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| WO2002103772A3 (fr) * | 2001-06-14 | 2003-05-01 | St Microelectronics Sa | Tranchee d'isolement profonde et procede de realisation |
| JP2004531070A (ja) * | 2001-06-14 | 2004-10-07 | ストミクロエレクトロニクス・ソシエテ・アノニム | 深い絶縁トレンチ及びその形成方法 |
| WO2002103772A2 (fr) * | 2001-06-14 | 2002-12-27 | Stmicroélectronics S.A. | Tranchee d'isolement profonde et procede de realisation |
| JP4763234B2 (ja) * | 2001-06-14 | 2011-08-31 | ストミクロエレクトロニクス・ソシエテ・アノニム | 深い絶縁トレンチ及びその形成方法 |
| FR2826179A1 (fr) * | 2001-06-14 | 2002-12-20 | St Microelectronics Sa | Tranchee d'isolement profonde et procede de realisation |
| FR2830984A1 (fr) * | 2001-10-17 | 2003-04-18 | St Microelectronics Sa | Tranchee d'isolement et procede de realisation |
| EP1304734A2 (fr) * | 2001-10-17 | 2003-04-23 | STMicroelectronics S.A. | Tranchée d'isolation et procédé de réalisation |
| EP1304734A3 (fr) * | 2001-10-17 | 2010-01-27 | STMicroelectronics S.A. | Tranchée d'isolation et procédé de réalisation |
| US6828646B2 (en) | 2001-10-17 | 2004-12-07 | Stmicroelectronics Sa | Isolating trench and manufacturing process |
| JP2012033952A (ja) * | 2003-12-29 | 2012-02-16 | Hynix Semiconductor Inc | 半導体素子分離方法 |
| JP2006173637A (ja) * | 2004-12-17 | 2006-06-29 | Interuniv Micro Electronica Centrum Vzw | ウェハ相互接続用三次元ウェハのための深いビアエアギャップの形成 |
| US7338896B2 (en) | 2004-12-17 | 2008-03-04 | Interuniversitair Microelektronica Centrum (Imec) | Formation of deep via airgaps for three dimensional wafer to wafer interconnect |
| US7396732B2 (en) | 2004-12-17 | 2008-07-08 | Interuniversitair Microelektronica Centrum Vzw (Imec) | Formation of deep trench airgaps and related applications |
| US7400024B2 (en) | 2004-12-17 | 2008-07-15 | Interuniversitair Microelektronica Centrum (Imec) Vzw | Formation of deep trench airgaps and related applications |
| EP1672687A1 (en) * | 2004-12-17 | 2006-06-21 | Interuniversitair Microelektronica Centrum ( Imec) | Formation of deep airgap trenches and related applications |
| JP2006270077A (ja) * | 2005-02-25 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| WO2008018609A1 (fr) | 2006-08-07 | 2008-02-14 | Pasco Corporation | Procédé d'enregistrement d'étiquette d'information de position et dispositif de réglage auxiliaire |
| JP2010016296A (ja) * | 2008-07-07 | 2010-01-21 | Seiko Instruments Inc | 半導体装置 |
| JP2017073567A (ja) * | 2016-12-27 | 2017-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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