KR20050002439A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 라이너 질화막을 구비하는 STI 공정을 사용하는 반도체소자에서 약간의 공정을 변경하여 두차례 라이너 질화막증착과 갭필을 실시하여 트랜치를 메우는 갭필이 원활하게 이루어지도록 하였으므로, 장비의 개선이나 새로운 갭필 물질의 사용없이 종래의 개량만으로 미세 소자를 형성할 수 있어 비용이 절감됨은 물론, 보이드의 생성이 방지되어 소자의 불량 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 작은 트랜치에도 갭필을 원활하게 할 수 있어 소자의 고집적화에 유리하고, 보이드에 의한 불량 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.
도 1a 내지 도 1d은 종래 기술에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크(도시되지 않음)를 이용한 사진식각 공정으로 상기 패드질화막(14)과 패드산화막(12)을 식각하여 패드질화막(14) 패턴과 패드산화막(12) 패턴을 형성한 후, 상기 패드질화막(14) 패턴에 의해 노출되어있는 반도체기판(10)을 일정 깊이 식각하여 트랜치(16)를 형성한다. (도 1a 참조).
그후, 상기 트랜치(16)의 내벽에 웰산화막(18)을 형성하고, 상기 구조의 전표면에 라이너 질화막(20)을 도포한 후, 상기 구조의 전표면에 필드산화막(22)을 도포한 후, 열처리하여 트랜치(16) 내부로 갭필되도록한다. (도 1b 참조).
그다음 상기 필드산화막(22)의 상부를 CMP 방법으로 식각하여 라이너 질화막(20)의 상부가 노출되도록한 후, (도 1c 참조), 상기 남아 있는 필드산화막(22)을 습식식각하여 반도체기판(10) 위로 일정한 높이가 되도록 한다. (도 1d 참조).
그후, 상기 노출되어있는 라이너 질화막(20)과 패드질화막(14) 및 패드산화막(12)을 순차적으로 제거하여 라이너 질화막(20)을 구비하고 트랜치(16)를 메우는 필드산화막(22)으로 구성되는 소자분리 공정을 완성한다. (도 1e 참조).
상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 라이너 질화막을 구비하는 STI를 채용하는 반도체소자에서 트랜치의 폭이 점차 감소하여 캡필이 어려워지는 문제점이 있다.
또한 소자분리막은 유동성이 우수한 BPSG 등과 같은 불순물이 첨가된 산화막을 사용할 수 없는데, 이는 후속 열처리 공정에서 기판이나 상부의 도전층으로 불순물이 확산되어 소자의 동작 특성을 변화시키기 때문이다. 따라서 갭필에 대한 어려움은 더욱 증가되고 있다.
또한 트랜치의 갭필에 문제저가 생기면, 트랜치의 내부에 보이드가 발생되어 후속 공정에서 도전 배선간 단락이나 소자분리 불량이 발생되는 등의 다른 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 라이너 질화막을 구비하는 STI 공정에서 두차례의 갭필을 실시하여 미세 소자의 트랜치도 원활하게 매립할 수 있어 소자의 고집적화에 유리하고, 보이드 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 32 : 패드산화막
14, 34 : 패드질화막 16, 36 : 트랜치
18, 38 : 웰 산화막 20, 40, 44 : 라이너 질화막
22, 42, 46 : 필드산화막 38 : 질화막
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,
반도체기판 상에 적층되어있는 소자분리 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,
상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 트랜치를 형성하는 공정과,
상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
상기 웰산화막 상에 상기 트랜치의 일부 두께를 메우는 제1필드산화막 패턴을 형성하는 공정과,
상기 구조의 전표면에 제2라이너 질화막을 형성하는 공정과,
상기 구조의 전표면에 제2필드산화막 패턴을 형성하여 상기 트랜치를 메우는 것을 특징으로한다.
또한 본 발명의 다른 특징은, 상기 웰산화막은 20∼400Å 두께로 형성하며, 상기 웰산화막 형성후에 질소 분위기에서 열처리하여 SiON 막을 형성하는 공정을 추가로 구비하거나, 상기 제1필드산화막을 고밀도 플라즈마 산화막, TEOS 산화막, BPSG, PSG, APL 또는 SOG 로 형성하고, 상기 제2필드산화막을 고밀도 플라즈마 산화막 또는 TEOS 산화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(30)상에 패드산화막(32)과 패드질화막(34)을 순차적으로 형성한 후, 소자분리 마스크(도시되지 않음)를 이용한 사진 식각 공정으로 상기 반도체기판(30)에서 소자분리 영역으로 예정되어있는 부분상의 패드질화막(34)과 패드 산화막(32)을 식각하여, 패드질화막(34) 및 패드산화막(32) 패턴을 형성한 후, 상기 패드질화막(34) 패턴에 의해 노출되어있는 반도체기판(30)을 소정 깊이 식각하여 트랜치(36)를 형성한다. (도 2a 참조).
그다음 상기 트랜치(36)의 내벽을 웰산화 시켜 웰산화막(38)을 형성한 후, 상기 구조의 전표면에 라이너 질화막(40)을 도포하고, 상기 트랜치(36)를 메우는 제1필드산화막(42)을 전면에 도포한다. 여기서 상기 웰산화막(38)은 20∼400Å 정도의 두께로 형성하며, 산화막 대신에 산화막 형성 후에 질소 분위기에서 열처리하여 SiON 막을 형성할 수도 있으며, 이 경우 후속 제1라이너 질화막을 형성하지 않을 수도 있다. 또한 제1필드산화막(42)은 종래와 같이 언도프트 산화막으로 형성할 수도 있으나, 열처리에 의해 리플로우되는 유동성이 우수한 물질인 불순물 함유 산화막 재질로서 고온에서 유동성이 우수한 BPSG나 PSG등을 사용하거나, APL이나 SOG 등과 같이 자체 유동성이 우수한 물질을 사용하여 보이드가 생성되지 않도록한다. (도 2b 참조).
그다음 제1필드산화막(42)을 습식이나 건식으로 식각하여 상기 트랜치(36) 내부에 일정 두께만 남아 있는 제1필드산화막(42) 패턴을 형성한 후, 상기 구조의 전표면에 제2라이너 질화막(44)과 제2필드산화막(46)을 형성하여 다시 트랜치(36)를 메운다. 여기서 상기 제2필드산화막(46)은 외부에 노출되므로 종래와 같은 언도프트 산화막 재질, 예를 들어 고밀도 플라즈마 산화막이나 TEOS 산화막등의 재질로 형성한다. (도 2c 참조).
그후, 상기 제2필드산화막(46)을 제2라이너 질화막(44)이 노출될 때 까지 CMP 식각하여 평탄화 시킨 후, (도 2d 참조), 제2필드산화막(46)을 습식식각방법으로 일정 두께 식각하여 반도체기판(30) 표면 보다 약간 높은 정도로 제거한 후, (도 2e 참조). 노출되어있는 제2라이너 질화막(44)과 패드질화막(34) 패턴 및 제1라이너 질화막(40)을 순차적으로 제거하여 소자분리 공정을 완성한다. (도 2f 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 라이너 질화막을 구비하는 STI 공정을 사용하는 반도체소자에서 약간의 공정을 변경하여 두차례 라이너 질화막증착과 갭필을 실시하여 트랜치를 메우는 갭필이 원활하게 이루어지도록 하였으므로, 장비의 개선이나 새로운 갭필 물질의 사용없이 종래의 개량만으로 미세 소자를 형성할 수 있어 비용이 절감됨은 물론, 보이드의 생성이 방지되어 소자의 불량 발생을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 반도체기판 상에 적층되어있는 소자분리 마스크인 패드산화막과 패드질화막 패턴을 형성하는 공정과,
    상기 패드질화막에 의해 노출되어있는 반도체기판을 일정 깊이 식각하여 트랜치를 형성하는 공정과,
    상기 트랜치의 측벽에 웰산화막을 형성하는 공정과,
    상기 구조의 전표면에 제1라이너 질화막을 형성하는 공정과,
    상기 웰산화막 상에 상기 트랜치의 일부 두께를 메우는 제1필드산화막 패턴을 형성하는 공정과,
    상기 구조의 전표면에 제2라이너 질화막을 형성하는 공정과,
    상기 구조의 전표면에 제2필드산화막 패턴을 형성하여 상기 트랜치를 메우는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 웰산화막은 20∼400Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 웰산화막 형성후에 질소 분위기에서 열처리하여 SiON 막을 형성하는 공정을 추가로 구비하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 제1필드산화막을 언도프트 산화막이나 도프트 산화막으로 특징으로하는 반도체소자의 제조방법.
  5. 제1항 또는 제4항에 있어서, 상기 제1필드산화막을 고밀도 플라즈마 산화막, TEOS 산화막, BPSG, PSG, APL 및 SOG 로 이루어지는 군에서 선택되는 하나의 재질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 제2필드산화막을 언도프트 산화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 제2필드산화막을 고밀도 플라즈마 산화막 또는 TEOS 산화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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