KR0182248B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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사토 후미오
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Abstract

본 발명은 용이하게 실시되고 종래방법의 결점을 회피하는 것이 가능한 깊은 트렌치 구조의 상호간에 얕은 트렌치를 형성하는 반도체 장치의 제조방법을 제공하기 위한 것으로, 구조체(100) 내에 형성된 제1, 제2의 깊은 트렌치구조(142,152)상의 진성폴리실리콘(149,159)의 상층과 질화물층(130)을 평탄화한다. 평탄화한 구조체(100)상에 티탄층(320)을 형성하고 진성폴리실리콘(149,159)과 반응시켜서 제1, 제2의 깊은 트렌치구조(142,152)상에 티탄실리사이드의 캡(340,350)을 형성한다. 구조체(100)상에 개구부(365)를 갖는 마스킹층(360)을 형성하고, 이것과 캡(340,350)을 마스크로 하여 질화물층 및 실리콘기판을 선택적으로 에칭한다. 따라서, 제1, 제2의 트렌치구조(142,152) 상호간에 얕은 트렌치(370)가 형성된다.

Description

반도체 장치의 제조방법(SHALLOW TRENCH ISOLATION FORMATION WITH DEEP TRECH CAP)
제1도는 본 발명의 실시예를 도시하는 것이며, 반도체 장치의 제조공정을 도시하는 단면도.
제2도는 제1도에 계속하는 반도체장치의 제조공정을 도시하는 단면도.
제3도는 제2도에 계속하는 반도체장치의 제조공정을 도시하는 단면도.
제4도는 제3도에 계속하는 반도체장치의 제조공정을 도시하는 단면도.
제5도는 제4도에 계속하는 반도체장치의 제조공정을 도시하는 단면도.
제6도는 제5도에 계속하는 반도체장치의 제조공정을 도시하는 단면도.
제7도는 제6도에 계속하는 반도체장치의 제조공정을 도시하는 단면도.
제8도는 본 발명을 이용한 DRAM 셀의 일례를 도시하는 단면도.
제9도는 온도의 함수인 SiF4의 증기압을 도시하는 그래프.
제10도는 온도의 함수인 TiF4의 증기압을 도시하는 그래프.
제11도는 종래의 반도체장치를 도시하는 단면도.
제12도는 종래의 공정에 따라 제1, 제2의 깊은 트렌치구조간에 형성된 얕은 트렌치를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
100 : 구조체 110 : 반도체기판
130 : 패드질화물층 142, 152 : 제1, 제2의 깊은 트렌치구조
149, 159 : 진성폴리실리콘층(스트랩층)
320 : 티탄(Ti)층 340, 350 : 제1, 제2의 깊은 트렌치의 캡
360 : 마스킹층 365 : 개구부
370 : 얕은 트렌치 380 : 열산화막
390 : 질화물라이닝
본 발명은 일반적으로 재료내에 트렌치를 형성하는 방법에 관한 것으로, 특히 인접하는 깊은 트렌치를 절연하기 위한 얕은 트렌치를 기판내에 형성하는 반도체장치의 제조방법에 관한 것이다.
깊은 트렌치구조는 일반적으로 예를 들면 메모리 셀 디바이스의 저장용량부분으로서 반도체장치에 사용되고 있다. 이 경우, 각 메모리 셀 디바이스는 깊은 트렌치구조에 의해 유지된 전하를 제어하는 스위칭 트랜지스터 또는 게이트 트랜지스터 등의 플래너 디바이스와 이것에 인접한 깊은 트렌치구조를 포함하고 있다. 반도체 기판 표면에 형성되는 플래너 디바이스와 깊은 트렌치구조의 내부간은 도전재료에 의해 전기적으로 접속된다. 이 도전재료는 통상 스트랩이라고 불리운다.
상기 메모리 셀 디바이스는 깊은 트렌치구조가 충전되어 있는지의 여부에 의거하여 정보를 나타낸다. 일반적으로 얕은 트렌치절연(ST1)은 개개의 메모리 셀 디바이스 상호간을 절연하기 위해 사용되고 메모리 셀 디바이스 상호의 간섭이 방지된다. 따라서, 얕은 절연 트렌치는 인접하는 깊은 트렌치구조의 사이에 형성되고, 이들의 개별적으로 기능하도록 한다. 그러나 2개의 접근하여 배치된 깊은 트렌치구조의 얕은 트렌치 절연과 깊은 트렌치 구조용 개개의 스트랩구조는 특히 트렌치간의 가장 가까운 거리가 0.25㎛ 미만인 경우, 리소그래피 및 에칭 등, 적절한 제조공정에 있어서 엄밀한 조정을 요한다. 그 결과, 제조공정의 공차가 제한되고 각 처리공정에서 엄밀한 품질관리가 필요하게 된다. 따라서, 메모리 셀 디바이스를 제조하는 것이 곤란하게 된다. 다음에 디바이스의 제조에 관련하는 문제의 몇가지를 예시한다.
제11도는 반도체기판을 포함하는 구조체(100) 부분을 나타내고 있다. 이 반도체기판상에는 예를 들면 SiO2로 구성되는 패드산화물 층(120)이 형성되어 있다. 반도체기판(110)은 예를 들면 결정실리콘에 의해 형성되어 있다. 층(130)은 패드산화물층(120)상에 형성되어 있다. 층(130)은 Si3N4등의 질화물에 의해 형성되어 있다. 물론, 필요한 특성에 따라 기타의 질화실리콘화합물, 예를 들면 Si3±XN4±y를 사용할 수도 있다. 산화물층(120)과 질화물층(130)은 예를 들면 에칭, 산화 및/또는 화학기계적 연마(CMP) 등의 적절한 제조공정의 마스크로서 사용된다. 우선, 제1, 제2의 깊은 트렌치(140,150)를 질화물층(130), 산화물층(120)을 제거하여 반도체기판(110)내에 형성한다. 따라서 질화물영역(135), 산화물영역(125), 반도체기판영역(115)이 깊은 트렌치(140,150)의 사이에 배치된다. 다음에 제1, 제2의 깊은 트렌치구조(142,152)를 각각 제1, 제2의 깊은 트렌치(140,150)내에 형성한다.
제1, 제2의 트렌치구조(142,152)는 각각 트렌치(140,150)내의 내면상에 형성된 얇은 절연막(144,154)과 이들 얇은 절연막(144,154)상에 형성된 두꺼운 절연막(146,156)과, 깊은 트렌치(140,150)의 내부를 각각 충전하기 위해 얇은 절연막(144,154)과 두꺼운 절연막(146,156)의 높이까지 형성된 저장노드재료(147,157)를 구비하고 있다. 그러나 두꺼운 트렌치(140,150)의 충전은 그 종횡비가 크기 때문에 현저하게 곤란해진다. 그 결과, 저장노드재료(147, 157)에 보이드(148,158)가 형성된다. 저장노드보다 상부에 있는 절연막(144,146,154,156)은 박리되고, 스트랩재료(149,159)가 깊은 트렌치(140,150)의 내부에 노출된 얇은 절연막(144,154), 두꺼운 절연막(146,156) 및 저장노드재료(147,157)의 상면에 충전된다. 스트랩재료(149,159)의 표면은 반도체기판(110)의 표면보다 약간 낮게 되어 있다. 따라서, 스트랩재료(149,159)는 제11도에 도시하는 바와 같이 깊은 트렌치구조(142,152)의 주위의 반도체기판(110)과 저장노드재료(147,157)의 상부에 직접 접촉한다.
상기 얇은 절연막(144,154)은 질화실리콘, 예를 들면 Si3N4에 의해 형성되고 저장노드재료(147,157)와 반도체기판(110)의 사이에 정전용량을 형성하기 위해 사용된다. 상기 두꺼운 절연막(146,156)은 테트라에톡시실란(TEOS)Si(OC2C5)4의 화학기상성장(CVD)에 의해 형성되고 저장노드재료(147,157)를 주위의 반도체기판(110)의 일부 영역에서 절연한다. 상기 저장노드재료(147,157)는 저장노드로서 사용되고 예를 들면 n+폴리실리콘에 의해 형성되어 있다. 상기 스트랩재료(149,159)는 진성 폴리실리콘에 의해 형성되어 있다.
그런데 상기 구조체(100)를 메모리 디바이스의 일부로서 구성하기 위해 ST1을 사용하여 깊은 트렌치구조(142,152)를 서로 전기적으로 절연하고, 플래너 디바이스가 형성되는 영역의 윤곽을 그린다. ST1 형성 공정이 개시되기 이전에는 모든 저장노드가 스트랩(149,159)과 반도체기판(110)을 개재하여 서로 접속되는 점에 주목해야 한다. 따라서 트렌치구조간은 절연되어야 한다. 얕은 트렌치를 형성한 후, 절연재료를 사용하여 구조체(100)의 표면까지 얕은 트렌치를 충전한다. 따라서 ST1 형성 공정의 완료후, 스트랩과 얕은 트렌치는 절연막의 아래에 완전히 매립된다. 이 종류의 스트랩의 형성, 즉 매립스트랩은 소자분리후 매우 평탄한 표면상에서 그 후의 공정을 실행할 수 있으므로 유리하다. 평탄한 형태는 리소그래피에 있어서 우수한 해상도를 얻기 때문에 중요하다. 이후 각 깊은 트렌치구조(142,152)에 접속되는 스위칭 트랜지스터를 포함하는 플래너 디바이스를 이 기술분야에서 주지의 표면디바이스 제조기술을 사용하여 제조한다.
제1, 제2의 깊은 트렌치구조(142,152)의 부분은 제11도에 160으로 도시하는 영역내의 질화물영역(135), 산화물영역(125) 및 반도체기판(115)과 함께 에칭된다. 이에 의해 약간의 부정합과 ST1 공정의 리소그래피공정의 해상도의 불량에도 불구하고 인접하는 깊은 트렌치구조간을 절연할 수 있다. 또, 깊은 트렌치구조의 저장노드와 그 위를 달리는 게이트 재료간의 용량성 결합을 감소할 수 있다. 에칭을 실행하려면 레지스트층을 제11도에 도시하는 구조체(100)상에 형성하여 현상하고, 에칭의 패턴을 형성한다. 제12도는 종래의 기술에 의해 레지스트층(230)내의 개구부(220)에서 구조체(100)를 에칭함으로써 제1, 제2의 깊은 트렌치구조(142,152) 상호간에 형성된 얕은 트렌치구조(210)를 도시한다. 그러나 이러한 종래기술의 의해 얕은 트렌치를 형성하는 경우, 몇가지 결점과 곤란한 점이 수반된다.
제1도에 제11도에서 알 수 있는 바와 같이, 패드질화물층(130)과 스트랩층(149,159)의 상면의 레벨이 다르기 때문에 구조체(100)의 상면은 홈(170,180)을 갖고 있다. 이 홈(70,180)은 패드질화물층(130)의 상면과 제1, 제2의 깊은 트렌치구조(142,152)의 스트랩층(149,159)의 상면 상호간의 각 단부에 형성되는 단부(171,172,181 및 182)를 포함하고 있다. 이 단부(171,172,181 및 182)는 예를 들면 약 2000 옹스트롬의 높이를 갖고 있다. 원하는 패턴 즉, 얕은 트렌치 에칭 마스크를 얻기 위해 레지스트는 제12도에 도시하는 바와 같이 반도체기판(110)의 표면레벨에서 파여 있는 스트랩층의 중간의 한정적인 단부에서 현상해야한다. 그러나 단형상을 갖는 표면에 레지스트를 공급하는 경우, 빛은 레지스트를 통과함과 동시에 기판표면과 파인 표면의 양방에서 반사한다. 파인 표면에서 반사하는 빛은 기판표면에서 반사하는 빛과는 다른 입사광과 간섭하고, 그 결과, 현상후에 바람직하지 않은 레지스트의 프로파일을 생기게 한다. 결국, 간섭패턴과 레지스트의 프로파일은 단부의 높이에 의해 결정된다. 따라서 레지스트 프로파일의 단부의 해상도는 불충분하며, 단부의 높이의 변화에 대하여 매우 민감하게 된다. 그 때문에 리소그래피의 공정 윈도우가 좁고, 공정의 반복성이 손상된다.
또, 얕은 트렌치의 에칭자체가 어렵다. 왜냐하면 반도체기판영역(115), 진성폴리실리콘스트랩층(149,159)부분, 얇은 질화물절연체(144,154)부분, 두꺼운 산화물 절연체(146,156)부분, n+폴리실리콘저장노드재료(147,157)부분, 패드질화물영역(135) 및 패드산화물영역(125)을 완전히 제거해야 하기 때문이다. 패드질화물영역(135) 과 패드산화물영역(125)은 실리콘에 선택적인 공정을 사용하여 에칭할 수 있지만 폴리실리콘, 질화물 및 산화물의 다층재 에치는 동시적, 비선택적 에칭에 의해 제거해야 한다. 왜냐하면 이들의 재료는 수평방향으로 층상의 구조를 하고 있지 않기 때문에 각 재료를 수직방향으로 진행하는 RIE에서 순차적으로 에칭할 수는 없기 때문이다. 따라서 극단에 비선택적인 에칭기술이 필요하게 됨과 동시에 에칭 프로파일에도 배려가 필요하게 된다.
더구나 상술한 바와 같이 리소그래피는 깊은 트렌치구조(142,152)상의 레지스트 단부의 해상도를 불충분하게 한다. 일반적으로 테이퍼 부착 트렌치를 형성하기 위한 에칭조건에서는 레지스트 프로파일의 변화에 따라 형성되는 트렌치의 형상에 크게 영향을 준다. 더구나 테이퍼 부착 얕은 트렌치에 의해 깊은 트렌치 상호간을 분리하면 레지스트 마스크와 기초패턴(깊은 트렌치)과의 사이에 약간 맞춤어긋남이 있어도 분리가 불충분하게 된다. 따라서 리소그래피의 불충분한 해상도를 보충하고, 맞춤 어긋남에 대한 마진을 확보하기 위해서는 수직프로파일의 트렌치에 의한 분리가 불가결하다.
그러나 수직 트렌치 프로파일의 요건은 비선택적 에칭의 요건과 모순한다. 이것은 에칭의 순서에 엄격한 조건을 부과하는 것이다. 비선택성을 달성하기 위해서는 수직평면상에 디포지션 필름을 형성하는 디포지션 타입의 에칭조건은 사용할 수 없다. 왜냐하면 필름은 각 재료의 수평면에도 퇴적하므로 각 재료간의 에칭비율이 불균형이 되기 때문이다. 따라서, 그 결과 생기는 에칭은 선택적이 되고 비선택성의 요건과 모순한다. 그러나 일반적으로 디포지션 필름을 형성하는 에칭 공정을 사용하지 않고 트렌치의에칭 프로파일을 제어하는 것은 곤란하다. 수직면을 보호하는 디포지션 필름 없이는 에칭조건이 약간 변화해도 에칭 프로파일은 비교적 크게 변화한다.
또, 고도로 수직인 프로파일을 갖는 얕은 트렌치에 의해 윤곽이 그려지고 절연되는 트랜지스터에 고유의 문제가 적어도 하나 있다. 얕은 트렌치의 측벽과 반도체 기판 표면에 의해 형성되는 예리한 코너는 이 부분의 채널 영역의 국소적인 전계분포를 변화시키고, 국소적인 역치전압을 감소시킨다. 따라서, 얕은 트렌치의 측벽에 인접하는 채널영역의 역치전압은 채널영역의 중심부보다 낮은 값을 갖고 있다. 코너부의 비교적 낮은 역치는 트랜지스터의 컷 오프 특성을 악화시키고 누출전류를 생기게 하는 경우가 있다. 비교적 큰 전류를 갖는 비교적 큰 트랜지스터를 포함하는 주변회로의 경우, 누출전류는 현저히 전력손실을 생기게 한다. 저장 노드에 접속되어 있는 스위칭 트랜지스터의 누출전류는 저장 노드의 방전으로 연결되고 결국, 정보의 손실로 이어진다.
실리콘과 얕은 트렌치의 측벽간의 인터페이스를 양호하게 하려면 얕은 트렌치의 내면의 열산화가 바람직하다. 그러나 그 산화공정에서 노출되어 있는 두꺼운 산화물 절연체에서 옥시던트가 확산되고 그 주변에서 실리콘의 바람직하지 않은 산화를 유발한다. 더구나 상기와 같이 n+폴리실리콘에 의해 형성되는 저장 노드의 보이드(148, 158)의 내면이 산화되는 경우가 있다. 실리콘의 산화는 체적을 팽창시킨다. 팽창에 의해 생기는 응력은 결정실리콘 반도체기판내의 전위 등, 결정결함의 원인이 될 수 있다. 이러한 결정결함은 반도체의 전기특성을 변화시키고 접속의 누출전류를 생기게 한다. 따라서, 메모리 셀 디바이스의 보유시간 및 기타 중요한 특성이 손상되는 경우가 있다.
따라서, 이 발명의 목적은 용이한 공정으로 깊은 트렌치구조의 상호간에 얕은 트렌치를 형성할 수 있고, 종래방법의 어려움과 결점을 회피하는 것이 가능한 반도체장치의 제조방법을 제공하고자 하는 것이다.
종래기술의 상기 결점은 내부에 제1, 제2의 깊은 트렌치구조를 갖는 구조체의 표면에 얕은 트렌치를 형성하는 본 발명에 의해 회피된다. 구조체는 기판상에 패드산화물층과 패드산화물층상에 형성되는 패드질화물층을 갖는 반도체 기판을 구비한다. 제1, 제2의 깊은 트렌치구조는 질화물층과 산화물층에 의해 반도체 기판내에 형성된다. 제1, 제2의 깊은 트렌치구조는 제1, 제2의 깊은 트렌치내에 형성되는 절연재료와 도전재료로 구성되고 커패시터를 만들 수 있다.
하나의 바람직한 실시예에 있어서 각 제1, 제2의 깊은 트렌치구조는 얇은 질화물 절연체 라이닝, 두꺼운 산화물 절연체 라이닝, 저장 노드 충전재료 및 진성 폴리실리콘의 층을 구비하고 있다. 구조체의 상면은 제1, 제2의 스트랩층과 패드질화물층이 연속하는 평탄한 표면을 형성하도록 평탄화된다.
평탄화된 표면상에는 티탄층이 형성되고 그에 의해 제1, 제2의 깊은 트렌치구조 상부의 제1, 제2의 진성 폴리실리콘층과 패드질화물층이 덮인다. 다음에 구조체에는 실리사이드화 공정이 실시되고, 그때, 티탄층과 제1, 제2의 폴리실리콘층의 상부가 반응하여 티탄실리사이드로 구성되는 제1, 제2의 깊은 트렌치에 자기정합한 캡을 형성한다. 제1, 제2의 깊은 트렌치의 캡은 제1, 제2의 깊은 트렌치구조를 각각 덮는다. 티탄층은 패드질화물층과 반응하지 않고 미반응의 티탄은 제거된다. 미반응의 티탄은 실리사이드화에 수반하는 체적의 팽창이 없고 티탄제거후도 그 아래의 구조체의 표면은 평탄성이 유지된다.
이어서, 얕은 트렌치 에칭용의 마스크 패턴, 예를 들면 레지스트 패턴을 이 평탄한 구조체 상면에 형성한다. 이때, 제1, 제2의 깊은 트렌치구조 상호간의 패드질화물은 개구부를 통하여 노출된다. 제1, 제2의 깊은 트렌치의 캡은 그 후의 에칭공정에서 마스크로서 사용되므로 레지스트 패턴의 개구부의 폭과 깊은 트렌치의 캡 상의 레지스트 프로파일의 면밀한 제어는 불필요하게 된다. 이에 의해 레지스트 패턴을 형성하기 위한 공정 마진이 넓어진다. 이에 계속되는 얕은 트렌치의 에칭은 티탄실리사이드를 에칭하지 않고 제1, 제2의 깊은 트렌치 구조 상호간의 얕은 트렌치를 형성하도록 실행된다. 상기와 같이 제1, 제2의 트렌치구조는 티탄 실리사이드로 구성되는 제1, 제2의 깊은 트렌치의 캡에 의해 보호되어 있기 때문에 에칭의 대상이 되지 않는다. 따라서 본 발명에서는 복잡한 다재료의 동시 에칭은 불필요하다. 또, 트렌치 캡은 자기정합적으로 형성되기 때문에 맞춤 어긋남이 없고, 하시라도 트렌치 사이가 노출되므로 수직 에칭에 대한 강한 요구도 완화된다. 그 결과, 에칭 공정에도 넓은 자유도가 허용된다. 예를 들면 퇴적막을 형성하는 에칭조건을 이용하여 에칭프로파일을 제어하고, 메모리 디바이스 영역을 둘러싸는 트렌치에 테이퍼를 형성할 수 있고, 그에 의해 누출전류를 제어할 수 있다.
마스킹층과 제1, 제2의 깊은 트렌치의 캡은 얕은 트렌치의 에칭후에 제거된다. 다음에 얕은 트렌치의 내면이 산화된다. 스트랩과 얇은 질화물 절연체 라이닝에 의해 보호되어 있으므로 두꺼운 산화물 절연체 라이닝과 n+폴리실리콘 저장 노드에 이르는 산화제의 직접적인 경로는 없다는 점에 주목해야 한다. 따라서 이 공정중에 저장 노드나 두꺼운 산화물 절연체 라이닝에 인접한 기판 실리콘의 깊은 부분은 산화되지 않는다. 그후, 산화한 얕은 트렌치 내부상에 질화물층이 형성된다. 따라서 깊은 트렌치구조는 이에 의해 그후의 산화공정에 있어서 산화제에서 완전히 차폐된다. 트렌치구조주위의 실리콘의 바람직하지 않은 산화나 그에 관련하는 응력 및 결정결함의 형성은 회피된다. 따라서, 현재 경험하고 있는 어려움과 결점에 직면하지 않고 제1, 제2의 트렌치구조 상호간에 얕은 트렌치를 형성할 수 있다.
이하, 제1도 내지 제8도를 참조하여 본 발명의 실시예에 대하여 설명한다. 또, 제1도 내지 제7도에 있어서 제11도와 동일부분에는 동일부호를 붙이고 그 설명은 생략한다. 물론 깊은 트렌치(140,150)는 반응이온에칭(RIE) 등, 이 기술분야에 있어서 공지의 기술에 의해 형성할 수 있다. 또, 깊은 트렌치(140,150)는 커패시터구조를 형성하기 때문에 공지의 기술을 이용하여 절연재료와 도전재료가 충전된다. 본 발명에 의하면 진성 폴리실리콘에 의해 형성되는 스트랩층(149,159)은 제1, 제2의 트렌치(140,150)의 상부를 완전히 충전한다. 패드질화물층(130)과 진성 폴리실리콘층(149,159)의 표면은 제1도에 도시하는 바와 같이 구조체(100)의 평탄한 외표면(310)을 형성하기 때문에 평탄화된다. 평탄화는 이 기술분야에서 공지의 다양한 기술을 이용하여 실시할 수 있다. 예를 들면 평탄화는 CMP법에 의해 실시할 수 있다.
다음에 제2도에 도시하는 바와 같이 티탄(Ti)층(320)이 공지의 기술 예를 들면 스퍼터링 또는 증착에 의해 평탄화된 표면(310) 상에 퇴적된다. 그러나 본 발명을 이루는 기타의 재료가 폴리실리콘층(149,159)의 Si와 선택적으로 반응하고 층(130)의 Si3N4와는 반응하지 않고 미반응의 재료가 그 생성된 화합물과 Si3N4에 대하여 습윤에칭(예를 들면 불화수소산(HF)을 사용한다)등에 의해 제거되는 한, 그러한 기타의 재료를 사용할 수도 있다. 다음에 구조체(100)에는 예를 들면 티탄(Ti)층(320)을 실리사이드화하는 열처리가 실시되고 그에 의해 Ti층(320)과 진성 폴리실리콘층(149,159)이 반응하여 이규화티탄(TiSi2)을 형성한다. 그러나 Ti층(320)은 패드질화물층(130)과는 반응하지 않는다. 따라서 TiSi2는 폴리실리콘층(149,159) 상의 영역내에는 형성되지만 패드질화물층(130) 상의 영역내에는 형성되지 않는다. 이러한 예를 들면 TiSi2를 생성하는 티탄과 폴리실리콘의 자기정합 실리사이드화를 살리사이드화라 한다.
또, TiSi2를 형성하는 Ti층(320)과 진성 폴리실리콘층(149,159)의 반응은 체적성의 변화를 생기게 한다. Ti의 상대량을 1, Si의 상대량을 2.27이라 하면 생성되는 TiSi2의 상대량은 2.51이 된다. 따라서, 2000옹스트롬의 두께 Si층이 반응하는 경우, 2200옹스트롬의 TiSi2층이 생성되고 그에 의해 200옹스트롬의 과성장층이 생성된다. 다음에 반응하지 않고 실리사이드를 형성하는 나머지 티탄은 예를 들면 과황산(sulfuric peroxide) 용액(황산과 과산화수소)에 의해 제거된다. 따라서 제3도에 도시하는 바와 같이 살리사이드 공정과 그 후의 제거에 의해 제1, 제2의 깊은 트렌치구조(142,152) 각각의 위에 제1, 제2의 깊은 트렌치의 캡(340,350)이 형성된다. 살리사이드화 공정은 트렌치(140,150)내에 남아 있는 반응하지 않는 진성 폴리실리콘층(149,159)이 이하에 상술하는 이유로 반도체기판(110)의 레벨보다 낮은 레벨이 되도록 제어할 수 있다. 반응하지 않는 폴리실리콘층(149,159)는 그후의 처리공정에서 매립 스트랩을 형성하기 위해 사용할 수 있다.
제4도에 도시하는 바와 같이 구조체(100)의 외부표면상에는 마스킹층(360)이 형성된다. 이 실시예에서는 레지스트를 마스킹층으로서 사용한다. 그러나 본 발명에 있어서 기타의 마스킹기술을 사용할 수 있도 있다. 개구부(365)를 포함하는 개구부의 패턴이 패드질화물영역(135)을 노출하도록 마스킹층(360)내에 형성된다. 제1, 제2의 깊은 트렌치의 캡(340,350) 상의 마스킹층의 프로파일은 이하의 설명에서 알 수 있는 바와 같이 에칭의 목적은 아니다. 즉, 제1, 제2의 깊은 트렌치의 캡(340,350) 자체가 그후의 에칭시에 마스크로서 사용되기 때문이다. 따라서, 제1, 제2의 깊은 트렌치의 캡(340,350)은 개구부(365)를 형성할때에 공차범위를 제공하므로 개구부의 폭을 엄밀하게 제어할 필요성이 없다.
다음에 제5도에 도시하는 바와 같이 제1, 제2의 깊은 트렌치구조(142,152) 상호간의 영역은 얕은 트렌치(370)를 형성하기 위해 에칭된다. 제5도는 수직의 프로파일을 갖는 얕은 트렌치(370)를 도시하고 있지만 얕은 트렌치(370)는 이하에 상세히 설명하는 바와 같이 예를 들면 디포지션 타입의 에칭순서에 의해 테이퍼 부착 프로파일로 형성할 수 있다. 에칭공정은 1공정 또는 복수공정으로 실시할 수 있다. 예를 들면 이 실시예의 에칭공정의 이하에 설명하는 2공정으로 실시할 수 있다. 첫번째로 패드질화물영역(135)은 실리콘에 선택적으로 기술을 이용하여 에칭된다. 예를 들면 Si3N4 등의 질화물은 CF4및/또는 CHF3의 주요 에칭 가스를 사용하여 Si에 대하여 선택적으로 에칭된다. 동시에 패드산화물영역(125)은 오버에칭에 의해 제거된다.
제2의 에칭 공정은 실리콘만을 에칭하고, 티탄실리사이드를 에칭하지 않도록 한다. 제2의 에칭공정은 에천트로서 예를 들면 불소원자를 사용하는 디포지션타입의 RIE 에칭이 적용된다. 이러한 에칭이 가능한 것은 이하의 의론에서 알 수 있다. 제9도는 불소를 사용하는 실리콘의 RIE에칭의 주요한 생성물, SiF4의 증기압을 온도의 함수로서 나타내는 그래프이다. RIE일때 불소원자는 반도체 본체의 노출면에서 실리콘과 반응하여 SiF4를 형성한다. 티탄도 불소원자와 반응하여 TiF4를 형성한다.그러나 제10도에 도시하는 바와 같이 TiF4는 SiF4에 비하여 매우 낮은 증기압을 갖고 있다. 증기압은 그 이하에서 재료가 증발하는 분압을 나타내기 때문에 이것은 에칭처리의 압력을 조정하고, Si와 F와의 반응에 의해 형성되는 SiF4가 곧 증발하고, Ti 와 F의 반응에 의해 형성되는 TiF4가 구조체(100)에서 증발하지 않도록 제어할 수 있는 것을 나타내고 있다. 그 때문에 Si는 기판에서 제거되지만 Ti는 제거되지 않는다. 따라서 티탄실리사이드에 대하여 실리콘만을 선택적으로 에칭할 수 있다. 이것을 달성하기 위해 제2의 에칭공정은 SF6또는 O2를 포함하는 CF4와 같은 불소 베이스의 화합물을 사용한다. 증기압의 차는 크기 때문에 에칭처리의 압력에 실제상 제한은 없다. 특정의 압력은 예를 들면 플라스마생성의 방법, 장치의 구성 및 에칭의 성능에 의거하여 선택된다.
또, 상기의 같이 비선택성 및 에칭 마스크 패턴의 기초와의 맞춤어긋암에 대한 배려에서 해방되기 때문에 에칭조건에 큰 선택의 여지가 생긴다. 따라서 에칭이 프로파일의 제어도 용이하게 된다. 예를 들면 에칭가스내에 성막종(풀루오로카본 등)을 도입함으로써 비에칭구조표면에 박막(CFx 등)이 퇴적한다. 이 박막이 형성되면 이 박막은 그 아래에 있는 재료의 에칭을 억제한다. 그러나 수평면은 플라스마에서 수직이온충격을 받으므로 그 박막은 제거(sputtered off)된다. 따라서 에칭은 주로 수평면에서 실행된다. 테이퍼부착 트렌치는 박막의 퇴적과 플라스마에서의 이온충격의 균형을 제어함으로써 실현된다. 이러한 에칭은 재료에 대한 선택성을 유기하므로 종래에는 사용되지 않았다. 이러한 에칭에 의해 깊은 트렌치구조를 포함하는 활성영역과 트랜지스터가 형성되는 영역을 포함하는 영역을 테이퍼 부착 트렌치에 의해 소자분리할 수 있다. 따라서 코너디바이스의 결점을 회피할 수 있고, 테이퍼 부착 트렌치에 의해 리크전류를 방지할 수 있다.
마스킹부(360)는 제6도에 도시하는 바와 같이 박리되고 제1, 제2의 깊은 트렌치의 캡(340,350)은 예를 들면 불화수소산(HF)을 사용하여 제거된다. 제1, 제2의 깊은 트렌치의 캡(340,350)이 제거되면 반도체기판(110)의 표면의 하방에 진성폴리실리콘층(149,159)이 노출된다. 이 폴리실리콘층은 매립 스트랩으로서 작동한다. 따라서, 트렌치 캡의 형성, 제거를 통하여 매립 스트랩이 자동적으로 형성되고 스트랩을 형성하기 위한 특별한 공정을 필요로 하지 않는다. 이 매립 스트랩은 각 깊은 트렌치구조(142,152)를 인접하는 그후 형성될 스위칭 트랜지스터 또는 게이트 트랜지스터의 소스/드레인 영역에 접속하고 있다.
제7도에 도시하는 바와 같이 폴리실리콘층(149,159)과 트렌치(370)의 내부표면상에 열산화막(380)이 형성된다. 열산화막(380)상에는 질화물 라이닝(390)이 형성된다. 열산화막과 질화물 라이닝(380,390)은 두꺼운 산화물 절연체 라이닝(146,156)과 보이드(148,158)를 옥시던트에서 절연하고, 그에 의해 결정전위와 응력의 발생을 억제한다. 이렇게 하여 얕은 트렌치(370)는 제1, 제2의 깊은 트렌치구조(142, 152) 상호간에 형성된다. 얕은 트렌치(370)는 주지의 기술에 의해 충전된다. 또, 매립 스트랩에 의해 상기 제1, 제2의 깊은 트렌치구조에 접속된 제1, 제2의 스위칭 트랜지스터를 포함하는 제1, 제2의 메모리 셀은 주지기술을 이용하여 형성할 수 있다.
제8도는 본 발명을 이용한 DRAM 셀의 일례를 도시하는 것이며, 제1도 내지 제7도와 동일부분에는 동일부호를 붙인다. 제8도에 도시하는 바와 같이 스위칭 트랜지스터(401)는 깊은 트렌치구조(142)에 인접하여 얕은 트렌치(370)의 반대측에 형성된다. 얕은 트렌치(370)는 예를 들면 CVD산화물(402)에 의해 충전된다. CVD산화물은 기판에 접합하여 퇴적하기 때문에 기판과 얕은 트렌치의 다양한 표면레벨에 의해 형성된 단은 보존된다. 평탄한 상면은 평탄화 공정, 예를 들면 CMP기술을 이용하여 여분의 산화물을 제거함으로써 실현된다. 따라서, 얕은 트렌치는 가장 위의 표면까지 충전된다. 스트랩(149)과 깊은 트렌치구조(142)는 이 공정에서 CVD산화물의 아래에 매립된다. 스트랩을 형성하는 진성 폴리실리콘(149)은 그후의 열처리로 저장 노드에서 n+도팬트를 외방확산(out diffusion)함으로써 도전성이 된다. 이렇게 하여 저장 노드와 실리콘 표면간의 전기적 접속(매립 스트랩 구성)이 달성된다. 다음에 게이트 절연물(403)이 플래너 표면상에 형성되고 게이트재료가 퇴적되어 패턴화되고 게이트전극(404)이 형성된다. 게이트전극(404)을 마스크로 하여 이온주입함으로써 소스/드레인영역(405,406)을 형성할 수 있다. 이중 한쪽의 소스/드레인영역(406)은 스트랩(149)에 접속된다. 따라서 트렌치 커패시터에 접속된 스위칭 트랜지스터(401)를 실현할 수 있다. 디바이스간의 상호접속과 출력단자까지의 메타라이제이션은 주지기술을 이용하여 실행된다. 이 결과, 소스/드레인영역(405)에 콘택트부(407)를 개재하여 비트선(408)이 접속된다. 또, 기판(100)은 예를 들면 N형의 영역(409)과 P형의 영역(410)에 의해 구성되고 영역(409)은 스트레이너 노드를 형성하는 N+의 폴리실리콘(147)과 얇은 질화막(144)을 통하여 커패시터를 형성하고 있다. 또 스트랩(149)의 상방에는 패스워드선(412)이 형성되어 있다.
스트랩층(149,159)은 진성폴리실리콘 이외의 재료에 의해 형성해도 좋다. 이 경우, 진성 폴리실리콘층은 스트랩층(149,159) 상에 형성되고 Ti층(320)과 반응한다.
상기와 같이 본 발명은 인접하는 깊은 트렌치구조 상호간의 얕은 트렌치의 형성에 대하여 설명했지만 본 발명은 이것에 한정되는 것은 아니고 본 발명의 원리를 인접하는 구조를 절연하기 위한 얕은 트렌치의 형성에도 응용할 수 있다.
본 발명의 실시예에 대하여 첨부도면을 참조하여 상세히 설명하였지만 본 발명의 요지를 벗어나지 않는 범위에서 다양한 변형실시 가능한 것은 물론이다.
이상, 상술한 바와 같이 본 발명에 의하면 용이하고 또, 적은 공정으로 깊은 트렌치구조의 상호간에 얕은 트렌치 및 매립 스트랩을 형성할 수 있고, 종래방법의 어려움과 결점을 회피하는 것이 가능한 반도체 장치의 제조방법을 제공할 수 있다.

Claims (9)

  1. 반도체기판(110)의 내부에 제1, 제2의 깊은 트렌치구조(142, 152)를 갖는 구조체(100)를 형성하는 공정과, 상기 구조체(100)의 외부표면을 평탄화하는 공정과, 상기 제1, 제2의 깊은 트렌치구조(142,152)상에 실리사이드로 구성되는 제1, 제2의 캡(340,350)을 형성하는 공정과, 상기 제1, 제2의 캡(340,350) 사이의 재료를 선택적으로 에칭하고, 상기 제1, 제2의 깊은 트렌치구조(142,152) 상호간에 얕은 트렌치(370)를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1, 제2의 깊은 트렌치구조(142,152)는 제1, 제2의 폴리실리콘층(149,159)을 포함하고, 상기 구조체(100)의 상기 외부표면이 상기 제1, 제2의 폴리실리콘층(149,159)과, 상기 제1, 제2의 폴리실리콘층(149,159)을 둘러싸는 질화물층(130)으로 구성되고, 상기 평탄화공정은 상기 제1, 제2의 폴리실리콘층(149,159)과 상기 질화물층(130)의 표면을 평탄화하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 제1, 제2의 캡(340,350)을 형성하는 공정은 상기 제1, 제2의 폴리실리콘층(149,159)상에 금속층을 형성하고 상기 금속층을 상기 제1, 제2의 폴리실리콘층(149,159)과 반응시킴으로써 실리사이드의 상기 제1, 제2의 캡(340,350)을 형성하는 공정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 금속층은 티탄으로 구성되고 상기 제1, 제2의 캡(340,350)은 티탄실리사이드로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 구조체는 실리콘 기판을 갖고, 상기 에칭공정은 상기 제1, 제2의 캡(340,350)을 마스크로 하여 사용하고, 상기 제1, 제2의 깊은 트렌치구조(142,152) 상호간의 상기 실리콘 기판을 선택적으로 에칭하는 공정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 에칭공정은, 상기 구조체의 표면상에 상기 제1, 제2의 캡(340,350)과 이들 사이의 재료를 노출시키는 개구부(365)의 패턴을 갖는 마스킹층(360)을 형성하는 공정과, 상기 마스킹층(360)과 상기 제1, 제2의 캡(340,350)을 마스크로 하여 사용하고, 상기 제1, 제2의 캡(340,350) 상호간의 상기 재료를 에칭하는 공정을 또한 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 제1, 제2의 캡(340,350)을 박리하는 공정과, 상기 제1, 제2의 깊은 트렌치구조(142,152)상과 상기 얕은 트렌치(370)의 내부표면상에 질화물 라이닝(390)을 형성하는 공정을 또한 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제3항에 있어서, 상기 제1, 제2의 폴리실리콘층(149,159)은 상기 제1, 제2의 깊은 트렌치구조(142,152)에 설치된 저장 노드에 접속된 매립 스트랩을 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 반도체기판(110)의 표면에 상기 얕은 트렌치(370)의 매립 스트랩과 접속되는 트랜지스터의 한쪽의 소스/드레인 영역을 형성하는 공정을 또한 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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