KR20000015466A - 트렌치 격리의 제조 방법 - Google Patents

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Abstract

본 발명은 트렌치 격리(trench isolation)의 에지(edge) 부위에 발생되는 덴트(dent)를 방지하고, 웨이퍼(wafer) 내 균일도(uniformity)를 향상시키는 트렌치 격리의 제조 방법에 관한 것으로, 트렌치 마스크층을 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치 내벽에 열산화막이 형성된 후, 열산화막 및 트렌치 마스크층 상에 실리콘 질화막 라이너가 형성된다. 트렌치가 완전히 채워질 때까지 실리콘 질화막 라이너 상에 트렌치 격리막이 형성된 후, 트렌치 격리막이 트렌치 마스크층이 갖는 패드 질화막이 노출될 때까지 평탄화 식각 된다. 도핑되지 않은 폴리실리콘막을 식각 정지층으로 사용하여 패드 질화막이 완전히 제거될 때까지 패드 질화막 및 트렌치 격리막이 건식 식각 공정으로 식각 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 패드 질화막을 CMP(chemical mechanical polishing) 공정 대신 건식 식각(dry etch) 공정으로 제거함으로써, 웨이퍼(wafer) 내 균일도(uniformity)를 향상시킬 수 있고, 트렌치 격리의 에지 부위에 발생되는 덴트를 방지할 수 있으며, 따라서 소자의 특성 열화를 방지할 수 있다. 또한, 트렌치 격리 에지 부위의 덴트 발생을 방지함으로써, 게이트 산화막의 씨닝(gate oxide thinning) 현상을 방지할 수 있고, 게이트 폴리 스트링어(gate poly stringer)를 방지할 수 있다.

Description

트렌치 격리의 제조 방법(A METHOD OF FABRICATING TRENCH ISOLATION)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리(trench isolation)의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 반도체 장치의 제조 공정이 더욱 복잡해지고 있다. 또한, 단위 소자 분리 방법에 있어서, 작은 면적에서의 우수한 전기적 특성을 갖는 소자 격리(device isolation) 기술의 개발이 요구되고 있다.
현재 256M 비트 DRAM의 경우, LOCOS 방법을 이용한 소자 격리 기술은 활성 영역(active region)의 확보 및 격리 특성을 확보하는데 있어서 한계에 도달하고 있다. 상기 LOCOS 기술의 한계는 버드 빅(bird's beal)에 의한 활성 오프닝(active opening) 불량, 필드 산화막 씨닝(field oxide thinning)에 의한 후속 공정 마진 감소, 그리고 필드 산화막의 실리콘 표면 하부로의 리세스(recess) 양의 부족에 따른 효과적인 격리 길이(effective isolation length) 감소 등으로 나타나고 있다. 이에 따라, 소자격리막의 전기적 특성 불량이 발생된다.
이와 같은 문제점을 해결하기 위해, 실리콘 기판을 격리에 필요한 깊이 만큼 식각 하여 트렌치(trench)를 형성하고, CVD 산화막으로 채운 후 평탄화(planarization) 하여 소자 격리를 구현하는 얕은 트렌치 격리(shallow trench isolaiton) 기술이 연구 개발되어 공정에 적용되고 있다.
그러나, 종래 트렌치 격리에 있어서, 상기 트렌치에 채워지는 트렌치 격리막과 실리콘간의 열팽창 계수(thermal expansion coefficient)의 차이로 인해 발생된 강한 스트레스(stress)가 트렌치 내벽에 가해지게 된다. 예를 들어, 상기 트렌치 격리막인 USG막은 실리콘 기판보다 약 3 내지 10 배 정도 작은 팽창률을 갖기 때문에 장력 스트레스(tensile stress)를 발생시킨다.
또한, 게이트 산화막 형성 등의 후속 산화 공정시 트렌치 내벽에 스트레스가 가해지게 된다. 즉, 후속 산화 공정시 트렌치 내벽이 산화되고, 이때 형성되는 산화막에 의해 부피 팽창에 의한 스트레스가 발생된다. 상기 원인들에 의한 스트레스는 트렌치 내벽의 실리콘 격자 손상 및 디스로케이션(dislocation) 등 마이크로 디펙트(micro defect)를 발생시키게 된다. 특히, 상기 디스로케이션은 트렌치 하부의 측벽(sidewall) 및 코너(coner) 부위에 주로 발생된다. 이러한 디펙트는 접합 누설 및 트랜지스터의 소오스/드레인의 턴 온(turn on) 항상 유지 등 트렌치 격리의 절연 특성의 열화를 초래하게 되고, 제품의 동작 특성, 수율(yield), 그리고 신뢰도 등에 악영향을 주게 된다.
이러한 문제점을 개선하고자, 현재 트렌치 격리 공정에서는 트렌치 필링(filling) 공정 전에 얇은 실리콘 질화막 라이너를 형성하여 트렌치 내벽의 산화에 의한 스트레스를 방지하는 방법이 도입되어 사용되고 있다.
도 1a 내지 도 1e는 종래의 반도체 장치의 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도 이다.
도 1a를 참조하면, 종래의 반도체 장치의 트렌치 격리 형성 방법은 먼저, 반도체 기판(1) 상에 패드 산화막(pad oxide)(2), 패드 질화막(pad nitride)(3), HTO(High Temperature Oxidation) 산화막(4), 그리고 반사 방지막(Anti-Reflective Layer; ARL)(5)이 차례로 형성된다.
상기 반사 방지막(5) 상에 트렌치 형성 영역을 정의하기 위한 포토레지스트 패턴(photoresist pattern)(6)이 형성된다. 상기 포토레지스트 패턴(6)을 마스크로 사용하여 반도체 기판(1)의 상부가 노출될 때까지 상기 반사 방지막(5), HTO 산화막(4), 패드 질화막(3), 그리고 패드 산화막(2)이 차례로 식각 되어 트렌치 마스크층(8)이 형성된다.
도 1b에서와 같이, 상기 포토레지스트 패턴(6)이 제거된 후, 상기 트렌치 마스크층(8)을 사용하여 반도체 기판(1)이 식각 되어 트렌치(10)가 형성된다. 이때, 동시에 상기 반사 방지막(5)이 식각 되어 제거된다.
도 1c를 참조하면, 상기 트렌치 내벽(interior walls of trench) 즉, 트렌치 바닥 및 양측벽에 트렌치(10) 형성을 위한 식각 공정시 발생된 반도체 기판(1)의 손상 부위를 제거하기 위해 열산화막(thermal oxide layer)(12)이 형성된다. 트렌치 내벽을 포함하여 반도체 기판(1) 전면에 실리콘 질화막 라이너(SiN liner)(14)가 증착 된다. 상기 트렌치(10)를 완전히 채우도록 상기 라이너(14) 상에 트렌치 격리막인 USG(Undoped Silicate Glass)막(16) 그리고 USG막(16)의 스트레스(stress)를 완화시키기 위한 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막(18)이 차례로 증착 된다.
도 1d에서와 같이, 상기 패드 질화막(3)의 상부 표면이 노출될 때까지 CMP 공정 등으로 평탄화 식각 공정이 수행된 후, 상기 패드 질화막(3)이 제거되면 도 1e에 도시된 바와 같이, 트렌치 격리(20)가 완성된다.
그러나, 상기 CMP 평탄화 식각 공정에 의해 웨이퍼(wafer) 내 균일도(uniformity)가 매우 불량한 문제점이 발생된다. 이는 활성 영역과 비활성 영역간의 단차에 의한 불량을 야기하게 된다. 또한, 활성 영역 상의 패드 질화막(3)을 제거하기 위한 인산 스트립(H3PO4 strip) 공정시 트렌치 상부 에지(edge) 부위의 얕은 피트(shallow pit)를 억제하는 라이너(14)가 소모되어 덴트(dent)(19)가 쉽게 발생된다.
이와 같은 트렌치 격리의 불량 프로파일(profile)은 단위 소자의 특성에 영향을 주게 된다. 그리고, 트렌치 격리의 상부 에지 부분이 과도하게 드러날 경우, 트렌치 격리의 에지 부위에 기생 트랜지스터(parasitic transistor)가 형성되며, 이는 전체 소자의 동작 특성에 영향을 주게 된다.
후속 공정으로 게이트 산화막(22) 및 게이트 전극을 갖는 트랜지스터(24)가 형성된 후의 트렌치 격리(20) 구조가 도 2에 도시되어 있다. 이때, 덴트(19a)는 게이트 산화막(22) 및 게이트 폴리 식각 공정에 있어서, 각각 게이트 산화막(22) 씨닝(gate oxide thinning) 및 게이트 폴리 브리지(gate poly bridge) 등의 문제점을 야기하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 격리막 평탄화 식각 공정시 웨이퍼 내 균일도를 향상시킬 수 있고, 따라서 소자의 불량을 방지할 수 있는 트렌치 격리의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 트렌치 격리의 상부 에지 부위에 발생되는 덴트를 방지할 수 있는 트렌치 격리의 제조 방법을 제공함에 있다.
도 1a 내지 도 1e는 종래의 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2는 종래의 트랜지스터 형성 후의 트렌치 격리 구조를 보여주는 단면도;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 4는 본 발명의 실시예에 따른 트랜지스터 형성 후의 트렌치 격리 구조를 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 102 : 패드 산화막
3, 104 : 패드 질화막 4, 105 : HTO 산화막
5, 106 : 반사 방지막 6, 108 : 포토레지스트 패턴
8, 110, 110a : 트렌치 마스크층 10, 112 : 트렌치
12, 114 : 열산화막 14, 116 : 실리콘 질화막 라이너
16, 118 : USG막 18, 120 : PE-TEOS막
20, 122 : 트렌치 격리 22, 124 : 게이트 산화막
24, 126 : 트랜지스터 103 : 도핑되지 않은 폴리실리콘막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리의 제조 방법은, 반도체 기판(100) 상에 트렌치 형성 영역을 정의하여 적어도 하나의 제 1 질화막(104)을 포함하는 트렌치 마스크층(110)을 형성하는 단계; 상기 트렌치 마스크층(110)을 사용하여 반도체 기판(100)을 식각 하여 트렌치(112)를 형성하는 단계; 상기 트렌치(112)의 양측벽 및 바닥에 열산화막(114)을 형성하는 단계; 상기 열산화막(114) 및 트렌치 마스크층(110) 상에 얇은 제 2 질화막(116)을 형성하는 단계; 상기 트렌치(112)가 완전히 채워질 때까지 상기 제 2 질화막(116) 상에 트렌치 격리막(118)을 형성하는 단계; 상기 트렌치 격리막(118)을 상기 제 1 질화막(104)의 상부 표면이 노출될 때까지 평탄화 식각 하는 단계; 상기 제 1 질화막(104)이 완전히 제거될 때까지 제 1 질화막(104) 및 트렌치 격리막(118)을 건식 식각 공정으로 식각 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 기판(100) 상에 돌출 되어 있는 제 2 질화막(116)을 제거하기 위해 인산 스트립(H3PO4strip) 공정을 수행하는 단계를 더 포함할 수 있다.
(작용)
도 3f를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리의 제조 방법은, 반도체 기판 상에 차례로 형성된 패드 산화막, 도핑되지 않은 폴리실리콘막, 그리고 패드 질화막을 식각 하여 트렌치 마스크층이 형성된다. 트렌치 마스크층을 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치를 완전히 채우도록 트렌치 격리막이 증착 되고, 트렌치 마스크층이 노출될 때까지 트렌치 격리막이 평탄화 식각 된다. 상기 도핑되지 않은 폴리실리콘막을 식각 정지층으로 사용하여 패드 질화막 및 트렌치 격리막이 건식 식각 된다. 이와 같이, 패드 질화막을 건식 식각 공정으로 제거함으로써, 웨이퍼 내 균일도를 향상시킬 수 있고, 트렌치 격리의 에지 부위에 발생되는 덴트를 방지할 수 있으며, 따라서 소자의 특성 열화를 방지할 수 있다. 또한, 트렌치 격리 에지 부위의 덴트 발생을 방지함으로써, 게이트 산화막의 씨닝(gate oxide thinning) 현상을 방지할 수 있고, 게이트 폴리 스트링어(gate poly stringer)를 방지할 수 있다.
(실시예)
이하, 도 3 및 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 트렌치 격리의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 트렌치 격리의 제조 방법은 먼저, 반도체 기판(100) 상에 패드 산화막(102), 도핑되지 않은 폴리실리콘막(undoped poly-Si layer)(103), 패드 질화막(104), HTO 산화막(105), 그리고 반사 방지막(anti-reflective coating layer)(106)이 차례로 형성된다.
상기 패드 산화막(102)은, 예를 들어 열산화(thermal oxidation) 방법으로 형성되고, 약 70Å 내지 240Å의 두께 범위를 타겟(target)으로 성장된다. 상기 폴리실리콘막(103)은 바람직하게, 500Å 내지 1000Å의 두께 범위 내로 증착 되고, 상기 패드 질화막(104)은 약 1500Å 두께로 증착 되며, 상기 HTO 산화막(105)은 약 500Å 두께로 증착 된다. 상기 반사 방지막(106)은 예를 들어, SiON으로 형성되고 약 600Å 두께로 증착 된다.
이때, 상기 폴리실리콘막(103)은 폴리와 산화막의 식각 선택비에 따라 그 두께가 조절될 수 있으며, 상기 패드 질화막(104)도 상황에 따라 그 두께가 달라지게 된다. 상기 HTO 산화막(105)과 반사 방지막(106)은, 후속 트렌치 식각 공정 및 평탄화 식각 공정에서 마스크 역할을 하게 된다. 또한, 상기 반사 방지막(106)은 트렌치 형성 영역을 정의하는 포토레지스트 패턴(108)을 형성하는 공정에서, 선폭(critical dimension)의 균일도 및 공정 조건이 확보되도록 한다. 그러나, 상기 HTO 산화막(105) 및 반사 방지막(106)은 소자의 집적도에 따라 형성되지 않을 수 있다.
상기 반사 방지막(106) 상에 트렌치 형성 영역을 정의하기 위해 즉, 활성 영역과 비활성 영역을 정의하기 위해 포토레지스트 패턴(108)이 형성된다. 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 반사 방지막(106), HTO 산화막(105), 패드 질화막(104), 폴리실리콘막(103) 그리고 패드 산화막(102)이 건식 식각(dry etch) 공정으로 차례로 식각 되어 트렌치 마스크층(110)이 형성된다.
도 3b를 참조하면, 상기 포토레지스트 패턴(108)이 애싱(ashing) 등으로 제거된 후, 상기 트렌치 마스크층(110)을 사용하여 반도체 기판(100)이 건식 식각 방법으로 식각 되어 트렌치(112)가 형성된다. 상기 트렌치(112)는 약 0.1㎛ 내지 1.5㎛ 범위 내의 깊이 바람직하게는, 0.25㎛의 얕은 깊이를 갖도록 형성된다.
상기 트렌치(112) 형성을 위한 식각 공정 조건에 의해서, 트렌치(112) 상부의 에지 부분이 계단형의 프로파일(profile)을 갖도록 형성할 수 있다. 이것은 트렌치 상부 에지 부분의 급경사가 완화되도록 하여 후속 게이트 산화막 형성시, 활성 영역의 에지 부위에서 발생되는 게이트 산화막의 씨닝(thinning) 현상을 방지하기 위한 것이다. 즉, 게이트 산화막의 신뢰도를 확보하기 위한 것이다.
상기 트렌치(112) 형성 동안에 상기 반사 방지막(106)이 제거된다.
도 3c에 있어서, 상기 트렌치(112) 형성시 발생된 실리콘 격자 손상 등 누설 소오스(leakage source)로 작용하는 결함(defect)을 제거하기 위해 트렌치(112)의 내벽 즉, 트렌치(112) 양측벽 및 바닥에 열산화막(114)이 형성된다. 이 열산화막(114)은 약 100Å 내지 500Å의 두께 범위를 타겟(target)으로 성장된다. 이때, 상기 열산화막(114)은 트렌치 바닥에 약 50Å 내지 300Å의 두께 범위 내로 형성된다.
상기 열산화막(114)을 포함하여 트렌치 마스크층(110a) 상에 트렌치 내벽의 산화를 방지하고, 이로써 디스로케이션(dislocation) 등 마이크로 결함(micro defect)을 방지하기 위한 라이너(116)가 예를 들어, LPCVD(low pressure chemical vapor deposition) 방법으로 약 30Å 내지 200Å의 두께 범위 내로 증착 된다. 상기 라이너(116)는 실리콘 질화막(Si3N4)으로서 바람직하게는, 고유의 스트레스가 적은 실리콘 리치(Si-rich) 질화막(Si4N4)이다. 상기 라이너(116)는 후속 트렌치 격리막 형성 공정 및 게이트 산화막 형성 등의 후속 산화 공정시 트렌치 내벽에 가해지는 스트레스를 완화시키는 버퍼층(buffer layer) 역할을 하게 된다.
상기 라이너(116) 상에 트렌치(112)가 완전히 채워지도록 필링(filling) 특성이 좋은 트렌치 격리막(118) 예를 들어, USG막(O3TEOS)(118)이 PECVD 방법으로 증착 된다. 상기 USG막(O3TEOS)(118) 상에 USG막(O3TEOS)(118)의 스트레스 특성을 상쇄시키는 막질 예를 들어, PE-TEOS막(또는 PE-OX막)(120)이 증착 된다. 상기 USG막(O3TEOS)(118)은 트렌치 깊이가 0.25㎛의 경우, 약 5000Å의 두께로 증착 되고, 상기 PE-TEOS막(또는 PE-OX막)(120)은 약 1000Å의 두께로 증착 된다.
후속 평탄화 식각 공정에서 트렌치 격리막(118)의 과도한 리세스(recess)를 방지하기 위해서 상기 USG막(O3TEOS)(118)을 치밀화(densification) 시키는 어닐링(annealing) 공정이 수행된다. 상기 어닐링 공정은 예를 들어, 900℃ 이상의 고온에서 수행된다. 이와 같은 어닐링 공정은 N2분위기 또는 습식 분위기(H2 및 O2 분위기) 조건으로 진행된다. 상기 습식 어닐링은, 850℃ 이하의 온도 예를 들어, 700℃에서도 수행될 수 있다. 이때, 상기 USG막(O3TEOS)(118)과 PE-TEOS막(또는 PE-OX막)(120)의 두께의 비는 막질의 스트레스를 고려하여 변경될 수 있다.
도 3d를 참조하면, 상기 패드 질화막(104)을 식각 정지층으로 사용하여 PE-TEOS막(또는 PE-OX막)(120) 및 USG막(O3TEOS)(118)이 CMP(Chemical Mechanical Polishing) 등의 평탄화 식각 공정으로 식각 된다.
다음, 도 3e에서와 같이, 상기 패드 질화막(104)이 종래의 인산(phosphoric acid) 스트립 공정이 아닌 건식 식각 공정에 의해 제거된다. 이때, 상기 패드 질화막(104) 제거시 패드 질화막(104)과 트렌치 격리막(118)인 산화막의 식각 선택비가 작기 때문에 활성 영역과 비활성 영역의 단차가 거의 없게 된다. 이때, 상기 폴리실리콘막(103)은 식각 정지층(etch stop layer)으로 사용된다.
마지막으로, 상기 폴리실리콘막(103)이 건식 식각 또는 습식 식각으로 제거되면 도 3f에 도시된 바와 같이, 트렌치 격리(122)가 완성된다. 이어서, 단위 소자를 형성하기 위한 각종 웰 이온주입(well I2), 필드 이온주입(field I2), 그리고 채널 정지 이온주입(channel stop I2) 공정 등이 수행된다. 여기서, 상기 패드 산화막(102)을 제거하고 이온주입 마스크로 다른 열산화막을 성장시킬 수도 있다. 또한, 상기 라이너(116)가 활성 영역 또는 비활성 영역 보다 돌출 되었을 경우 이를 제거하기 위한 약간의 인산 스트립 공정이 추가로 수행될 수 있다.
후속 공정으로, 도 4에서와 같이, 상기 활성 영역 상에 게이트 산화막(124) 및 게이트 전극을 갖는 트랜지스터(126)가 형성된다.
본 발명은 패드 질화막을 건식 식각 공정으로 제거함으로써, 웨이퍼 내 균일도를 향상시킬 수 있고, 트렌치 격리의 에지 부위에 발생되는 덴트를 방지할 수 있으며, 따라서 소자의 특성 열화를 방지할 수 있는 효과가 있다.
또한, 트렌치 격리 에지 부위의 덴트 발생을 방지함으로써, 게이트 산화막의 씨닝(gate oxide thinning) 현상을 방지할 수 있고, 게이트 폴리 스트링어(gate poly stringer)를 방지할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판(100) 상에 트렌치 형성 영역을 정의하여 적어도 하나의 제 1 질화막(104)을 포함하는 트렌치 마스크층(110)을 형성하는 단계;
    상기 트렌치 마스크층(110)을 사용하여 반도체 기판(100)을 식각 하여 트렌치(112)를 형성하는 단계;
    상기 트렌치(112)의 양측벽 및 바닥에 열산화막(114)을 형성하는 단계;
    상기 열산화막(114) 및 트렌치 마스크층(110) 상에 얇은 제 2 질화막(116)을 형성하는 단계;
    상기 트렌치(112)가 완전히 채워질 때까지 상기 제 2 질화막(116) 상에 트렌치 격리막(118)을 형성하는 단계;
    상기 트렌치 격리막(118)을 상기 제 1 질화막(104)의 상부 표면이 노출될 때까지 평탄화 식각 하는 단계;
    상기 제 1 질화막(104)이 완전히 제거될 때까지 제 1 질화막(104) 및 트렌치 격리막(118)을 건식 식각 공정으로 식각 하는 단계를 포함하는 트렌치 격리의 제조 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 마스크층(110)은, 상기 제 1 질화막(104) 하부에 형성된 도핑되지 않은 폴리실리콘막(103)을 포함하고, 상기 폴리실리콘막(103)은 상기 제 1 질화막(104) 제거 공정시 식각 정지층으로 작용하는 트렌치 격리의 제조 방법.
  3. 제 2 항에 있어서,
    상기 폴리실리콘막(103)은 약 500Å 내지 1000Å의 두께 범위 내로 형성되는 트렌치 격리의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 질화막(116)은, 트렌치 양측벽 및 바닥의 산화를 방지하기 위해 형성되고, 트렌치 양측벽 및 바닥에 가해지는 스트레스를 완화시키는 버퍼층으로 작용하는 트렌치 격리의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 질화막(116)은, LPCVD 방법으로 증착 되는 실리콘 질화막인 트렌치 격리의 제조 방법.
  6. 제 5 항에 있어서,
    상기 실리콘 질화막(116)은, 구성 요소 중 실리콘 함량이 상대적으로 많은 실리콘 리치 질화막(Si-rich nitride)인 트렌치 격리의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 질화막(104)은 약 1500 Å의 두께로 형성되고, 상기 제 2 질화막은 약 30Å 내지 200Å의 두께 범위 내로 형성되는 트렌치 격리의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판(100) 상에 돌출 되어 있는 제 2 질화막(116)을 제거하기 위해 인산 스트립(H3PO4strip) 공정을 수행하는 단계를 더 포함하는 트렌치 격리의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100378190B1 (ko) * 2000-12-28 2003-03-29 삼성전자주식회사 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법
KR100381849B1 (ko) * 2000-07-10 2003-05-01 삼성전자주식회사 트렌치 소자분리 방법
KR100399986B1 (ko) * 2001-03-20 2003-09-29 삼성전자주식회사 셸로우트렌치 소자분리방법
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