KR100381849B1 - 트렌치 소자분리 방법 - Google Patents

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Abstract

질화막 라이너의 덴트 현상을 개선한 트렌치 소자분리 방법을 개시한다. 반도체 기판에 트렌치 영역을 정의하는 식각마스크 패턴을 형성하고 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 내측벽 및 바닥에 산화방지막인 질화막 라이너를 형성하고 질화막 라이너를 치밀화시키기 위한 어닐링 공정을 진행한다. 그러면, 후속 식각 공정에서 질화막 라이너가 식각되는 정도가 감소하므로, 양호한 프로파일을 갖는 소자분리막을 형성할 수 있다.

Description

트렌치 소자분리 방법{TRENCH ISOLATION METHOD}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로 질화막 라이너의 덴트 현상을 개선한 트렌치 소자분리 방법에 관한 것이다.
통상적으로 트렌치 소자분리 공정은 반도체 기판을 식각하여 트렌치를 형성하고, 트렌치 내부를 절연막으로 채운 후 평탄화 식각하는 공정으로 진행된다. 이와 같은 공정에 의하면, 반도체 기판을 직접적으로 식각하여 트렌치를 형성하므로, 트렌치 내벽을 통하여 가해진 스트레스는 반도체 기판에 결함을 발생시키는 원인이 된다. 이러한 스트레스를 완화시키기 위하여, 트렌치를 형성한 후 트렌치의 내벽에 산화막 라이너 및 질화막 라이너를 형성한다. 그런데, 후속 식각 공정에서 트렌치 내벽의 질화막 라이너가 과도하게 식각되어 트렌치 소자분리막의 가장자리에 덴트(dent) 현상이 발생하는 문제가 있다.
이하, 첨부된 도면을 참조하여 종래 기술의 문제점을 설명한다.
도 1은 종래 기술에 의해 형성된 트렌치 소자분리막의 문제점을 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 내부에 형성된 트렌치의 내벽에 산화막 라이너(12) 및 질화막 라이너(13)가 차례로 적층되어 있고, 트렌치의 내부는 절연막(15)에 의해 채워져 있다. 통상적으로 트렌치를 형성하기 위한 식각 공정에서 실리콘 질화막이 식각마스크로 사용된다. 식각마스크는 절연막(15)을 형성한 후 습식 식각 공정에 의해 제거되는데, 이때 트렌치 측벽의 질화막 라이너(13)가 함께 식각된다. 이로 인해, 소자분리막의 가장자리가 움푹 들어가는 덴트 현상(17)이 발생한다. 이러한 부분에 게이트 패턴이 형성되면, 게이트 산화막의 두께가 불균일해져트랜지스터의 문턱 전압(threshold voltage)이 저하되는 등의 불량이 발생하게 된다.
한편, 이와 같은 덴트 현상(17)은 트렌치 내부에 형성된 절연막(15)의 식각율을 저하시키기 위한 치밀화 공정에 의해 감소될 수 있다. 즉, 절연막(15)을 치밀화시키는 어닐링 공정시 질화막 라이너도 치밀화되므로, 식각에 대한 내성이 증진된다. 치밀화 공정은 절연막이 형성된 결과물을 질소 분위기에서 1000 내지 1150 ℃의 고온으로 열처리하여 진행한다. 이러한 고온 공정은 절연막과 반도체 기판 사이에 스트레스를 발생시키는 원인이 되며, 이로 인해 슬립(slip)이나 누설 전류가 증가하여 소자가 열화되는 등의 문제가 발생한다. 따라서, 최근에는 저온 치밀화 공정을 적용하는 추세이다. 구체적으로, 질소 분위기에서 700 내지 900 ℃로 열처리하는 질소 어닐링 공정과 수증기 분위기에서 700 내지 900 ℃로 열처리하는 습식 어닐링 공정이 적용되고 있다.
그런데, 저온 질소 어닐링 공정을 진행하는 경우에는 질화막 라이너가 충분히 치밀화되지 못하여 덴트 현상이 더욱 심화되는 문제가 있다. 또한, 저온 습식 어닐링 공정을 적용하는 경우에는 질화막 라이너의 식각율은 낮아지지만, 쿠이 효과(Kooi effect)에 의한 화이트 리본(white ribbon) 현상의 발생으로 인하여 게이트 산화막이 열화되는 문제가 발생한다. 화이트 리본 현상은 어닐링 공정시 수증기가 실리콘 질화막과 반응하여 발생하는 것이다. 구체적으로, 어닐링 공정 동안 수증기가 절연막 내로 침투하여 실리콘 질화막으로 형성된 식각마스크 또는 산화방지막과 반응하여 암모니아 기체를 생성한다. 이때 생성된 암모니아 기체가 반도체 기판의 실리콘 입자와 반응하여 반도체 기판의 표면에 국부적으로 실리콘 질화막이 형성는데, 이를 화이트 리본이라 한다. 이와 같이 화이트 리본이 형성된 활성 영역 상에 게이트 산화막이 형성되면, 게이트 산화막이 열화되는 문제가 발생하게 된다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 트렌치 내벽에 형성된 질화막 라이너가 후속 식각 공정에서 식각되는 것을 최소화할 수 있는 트렌치 소자분리 방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 절연막에 대한 습식 치밀화 공정시 발생하는 화이트 리본 현상을 개선시킬 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1은 종래 기술에 의해 형성된 트렌치 소자분리막의 문제점을 나타내는 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 의한 트렌치 소자분리 방법을 나타내는 단면도들이다.
도 3a 내지 도 3d는 종래 기술과 본 발명의 실시예에 의해 제조된 트렌치 소자분리막의 프로파일을 보여주는 SEM 사진들이다.
도 4는 종래 기술과 본 발명에 의해 제조된 게이트 산화막의 파괴 전하량을 측정한 그래프이다.
*도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 102 : 패드 산화막
103 : 식각방지막 105 : 식각마스크 패턴
107 : 트렌치 12, 109 : 산화막
13, 110 : 산화방지막 15, 112a : 소자분리막
(구성)
상술한 목적을 달성하기 위하여 본 발명에 의한 트렌치 소자분리 방법은, 반도체 기판에 트렌치를 형성한다. 상기 트렌치의 내벽에 산화방지막을 형성한다. 산화방지막이 형성된 결과물을 로내에서 어닐링한 후 산화방지막 상에 트렌치를 채우는 절연막을 형성한다.
본 발명에 있어서, 상기 산화방지막은 실리콘 질화막으로 형성하고, 산화방지막의 어닐링 공정은 질소 분위기에서 1000℃ 이상으로 열처리하여 진행하는 것이 바람직하다. 또한, 어닐링 공정은 산소 및 수증기 분위기에서 800℃ 이상으로 열처리하여 진행할 수도 있다.
상기 절연막을 형성한 후에 상기 절연막을 치밀화시키는 단계를 더 포함하는것이 바람직하다. 상기 절연막을 치밀화시키는 단계는 질소 분위기에서 600 내지 800℃의 온도로 열처리하여 진행하거나 수증기 분위기에서 700 내지 900℃의 온도로 열처리하여 진행하는 것이 바람직하다.
또한, 상기 트렌치는, 상기 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성하고 상기 식각마스크 패턴을 식각마스크로 상기 반도체 기판을 식각하여 형성한다. 여기서, 상기 식각마스크 패턴은 상기 반도체 기판 상에 패드 산화막 및 식각방지막을 차례로 형성한 후 반도체 기판의 소정 영역이 노출되도록 패터닝하여 형성하며, 상기 식각방지막은 실리콘 질화막인 것이 바람직하다.
이에 더하여, 상기 트렌치 내벽과 상기 산화방지막 사이에 산화막 라이너를 형성하는 단계를 더 포함하고, 상기 산화방지막과 상기 절연막 사이에 상기 캡핑 산화막을 형성하는 단계를 더 포함하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 의한 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 전면에 열산화막을 성장시켜 패드 산화막(102)을 형성한다. 패드 산화막(102)은 후속 공정에서 반도체 기판(100)에 가해지는 스트레스를 완화시키는 버퍼층으로 작용한다. 패드 산화막(102) 상에 트렌치를 형성하기 위한 식각마스크인 식각방지막(103)을 형성한다. 식각방지막(103)은반도체 기판(100)과 식각선택비를 갖는 물질, 예를 들어 실리콘 질화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 식각방지막(103) 상에 포토레지스트막을 형성한 후 포토레지스트막을 패터닝하여 트렌치 영역을 정의하는 포토레지스트 패턴(도면에 미도시)을 형성한다. 포토레지스트 패턴을 식각마스크로 사용하여 반도체 기판(100)의 소정 영역이 노출되도록 식각방지막(103) 및 패드 산화막(102)을 차례로 식각한다. 그러면, 패드 산화막 패턴(102a) 및 식각방지막 패턴(103a)이 차례로 적층된 식각마스크 패턴(105)이 형성된다. 이후, 포토레지스트 패턴을 예를 들어, 산소 플라즈마 애싱(O2plasma ashing) 공정으로 제거한다.
도 2c 및 도 2d를 참조하면, 식각마스크 패턴(105)을 식각마스크로 사용하여 노출된 반도체 기판(100)을 건식 식각하여 트렌치(107)를 형성한다. 트렌치(107)를 형성할 때 반도체 기판(100)에 가해진 식각 손상을 치유하기 위하여 트렌치(107)의 내측벽 및 바닥에 산화막 라이너(109)를 형성한다. 산화막 라이너(109)는 예를 들어, 열산화막, CVD(chemical vapor deposition) 산화막 및 열산화막과 CVD 산화막의 조합 중 어느 하나로 형성한다. 이때, CVD 산화막으로 산화막 라이너(109)를 형성하는 경우에는 별도의 열처리 공정을 실시한다. 산화막 라이너(109)가 형성된 결과물 전면에 산화방지막(110), 예를 들어 실리콘 질화막을 형성한다. 산화방지막(110)은 후속 열공정에서 트렌치(107) 내벽이 추가로 산화되어 반도체 기판(100)에 스트레스가 가해지는 것을 방지해 준다.
또한, 산화방지막(110) 상에 트렌치 내부를 채우는 절연막을 형성하는 후속 공정에서 산화방지막(110)이 손상되는 것을 방지하기 위한 캡핑막(도면에 미도시)을 형성하는 것이 바람직하다. 캡핑막은 예를 들어, MTO(medium temperature oxide)막으로 형성한다.
도 2e를 참조하면, 본 발명의 특징으로 산화방지막(110)을 치밀화시켜 식각율을 감소시키기 위한 어닐링 공정을 실시한다. 어닐링 공정은 산화방지막(110)이 형성된 결과물을 로(furnace)내에서 소정 시간 동안 열처리하여 진행한다. 어닐링 공정은 예를 들어, 질소 분위기의 로내에서 1000 ℃ 이상의 온도로 열처리하여 진행하는 것이 바람직하다. 또한, 어닐링 공정은 산소 및 수증기 분위기의 로내에서 800 ℃ 이상의 온도로 열처리하여 진행할 수도 있다. 그러면, 산화방지막(110)의 식각율이 저하되어 식각마스크 패턴(105)을 제거하는 후속 식각 공정에서 식각되는 정도가 감소하게 된다.
도 2f를 참조하면, 어닐링된 결과물 전면에 트렌치(107) 내부를 채우는 절연막을 형성한다. 절연막을 형성한 후 후속 습식 식각에 대한 절연막의 내성을 증가시키기 위하여 치밀화 공정을 실시하는 것이 바람직하다. 치밀화 공정은 예를 들어, 질소 분위기에서 600 내지 800 ℃ 의 온도로 열처리하여 진행하는 질소 어닐링 공정으로 진행하거나 수증기 분위기에서 700 내지 900 ℃ 의 온도로 열처리하여 진행하는 습식 어닐링 공정으로 진행한다.
치밀화 공정이 종료되면, 식각마스크 패턴(105)이 노출될 때까지 절연막을 평탄화 식각하여 절연막 패턴(112)을 형성한다. 평탄화 식각은 예를 들어, 실리카슬러리 또는 세리아(ceria) 슬러리를 사용하는 CMP(chemical mechanical polishing) 공정으로 진행한다.
도 2g를 참조하면, 반도체 기판(100) 상에 남아있는 식각마스크 패턴(105)을 제거하면 트렌치 소자분리막(112a)이 완성된다. 예를 들어, 실리콘 질화막으로 형성된 식각방지막 패턴(103a)은 인산 용액으로 제거하고, 패드 산화막 패턴(102a)은 불산 용액으로 제거한다.
이와 같은 방법에 의하면, 트렌치(107) 내측벽에 형성된 산화방지막(110)의 식각율을 감소시키기 위한 별도의 치밀화 공정을 수행하므로, 식각마스크 패턴(105)을 제거하는 후속 식각 공정에서 산화방지막(110)이 식각되는 것을 감소시킬 수 있다.
다음, 첨부된 도면들을 참조하여 종래 기술 및 본 발명의 실시예에 따른 실험 결과들을 통해 본 발명의 효과에 대해 설명한다.
도 3a 내지 도 3d는 종래 기술과 본 발명의 실시예에 의해 제조된 트렌치 소자분리막의 프로파일을 보여주는 SEM 사진들이다. 도면에 제시된 소자분리막을 형성하기 위한 실험은 다음과 같은 공정으로 진행하였다. 반도체 기판을 식각하여 트렌치를 형성한 후 트렌치 내벽에 50Å의 두께로 열산화막을 형성하였다. 열산화막 상에 45Å의 두께로 질화막 라이너를 형성한 후 질화막 라이너 상에 100Å의 두께로 MTO(medium temperature oxide)막을 형성하였다. 이후, HDP(high density plasma) 산화막으로 트렌치를 채워 소자분리막을 완성하였다. 소자분리막을 포함하는 반도체 기판 전면에 70Å 두께의 게이트 산화막 및 1000Å 두께의 폴리실리콘막을 형성하였다. 여기서, 질화막 라이너 및 HDP 산화막에 대한 어닐링 공정의 조건들을 달리하여 종래 기술과 본 발명의 차이점을 비교하였다.
도 3a 내지 도 3c는 종래 기술에 의해 제조된 소자분리막의 프로파일을 보여주는 SEM 사진들이다. 도 3a 및 도 3b에서 보여지는 소자분리막은 질화막 라이너에 대한 별도의 어닐링 공정없이 HDP 산화막을 형성한 후 질소 분위기에서 각각 1000℃ 및 700℃ 정도의 온도에서 열처리하여 제조한 것이다. 도 3c의 경우에는 본 발명과는 달리 RTP(rapid thermal process) 공정으로 질화막 라이너에 대한 어닐링을 실시하였다. 즉, 질화막 라이너 및 MTO막을 형성한 후 1050 ℃ 정도의 온도에서 90초 동안 급속 열처리하는 RTP 공정을 실시한 후 HDP 산화막을 형성하였다. 이후, 질소 분위기에서 700 ℃ 정도의 온도로 열처리하여 저온 치밀화 공정을 실시하였다.
도 3a 및 도 3b를 참조하면, 우선 산화막에 대한 치밀화 공정의 온도가 질화막 라이너의 덴트 현상에 큰 영향을 미치고 있음을 알 수 있다. 즉, 산화막을 형성한 후 1000 ℃ 에서 열처리한 경우에 비해, 700℃ 로 열처리한 경우 질화막 라이너의 덴트 현상이 상당히 심화되었음을 확인할 수 있다.
도 3c를 참조하면, 질화막 라이너에 대한 기존의 RTP 공정을 실시하였을 경우, RTP 공정을 실시하지 않은 도 3b의 경우에 비해서는 상대적으로 덴트 현상이 감소되었으나, 질화막 라이너의 덴트 현상을 방지하는 데는 한계가 있음을 알 수 있다. 이는 RTP 공정에 의해 질화막 라이너를 어닐링할 경우, 질화막 라이너의 표면만 치밀화되기 때문이다.
도 3d는 본 발명의 실시예에 의한 제조된 소자분리막의 프로파일을 보여주고 있으며, 질화막 라이너 및 MTO막을 형성한 후 질소 분위기의 로내에서 1150℃ 정도의 온도로 1시간 동안 어닐링하였다. 이후, HDP 산화막을 형성한 후 질소 분위기에서 700 ℃ 정도의 온도로 열처리하는 저온 치밀화 공정을 실시하였다.
도 3d를 참조하면, 질화막 라이너의 덴트 현상이 거의 발생하지 않았음을 확인할 수 있다. 결국, 본 발명에 의한 어닐링 공정으로 질화막 라이너를 치밀화시킴으로써, 후속 습식 식각에 대한 식각율을 최소화시킬 수 있음을 확인할 수 있다.
도 4는 본 발명에 의한 화이트 리본 개선 효과를 간접적으로 보여주는 결과로 게이트 산화막의 파괴 전하량을 측정한 그래프이다. 본 발명에 의한 질화막 라이너의 추가적인 어닐링 공정으로 인한 화이트 리본의 개선 효과를 확인하기 위하여, 종래 기술에 따라 질소 어닐링 공정 또는 습식 어닐링 공정을 적용하여 절연막을 치밀화 시킨 경우와 질소 어닐링 공정 및 습식 어닐링 공정을 차례로 적용하여 절연막을 치밀화시킨 경우에 대해 게이트 산화막의 파괴 전하량을 측정하였다.
도 4를 참조하면, 절연막을 치밀화시키기 위해 종래의 습식 어닐링 공정, 즉 수증기 분위기에서 900℃로 열처리하는 공정을 적용한 경우, 게이트 산화막의 파괴 전하량이 질소 어닐링의 경우에 비해 상당히 감소하였음을 알 수 있다. 이는 습식 어닐링 공정시 발생한 화이트 리본 현상에 의해 게이트 산화막이 열화되어 낮은 전하량 하에서도 파괴가 일어났기 때문이다. 반면에, 질소 분위기에서 1050℃로 어닐링을 진행한 후 다시 수증기 분위기에서 900℃로 열처리하는 공정을 진행하였을 경우에는, 질소 어닐링의 경우와 유사한 파괴 전하량의 분포를 보였다. 이는 질소 어닐링을 진행함에 따른 질화막 라이너의 치밀화로 인해 화이트 리본 현상이 개선되었음을 보여주는 것이다.
본 발명은 트렌치 내부에 산화방지막을 형성한 후 별도의 어닐링 공정을 수행함으로써, 후속 식각 공정에서 산화방지막이 추가로 식각되는 것이 감소하므로 양호한 프로파일을 갖는 소자분리막을 형성할 수 있게 된다. 뿐만 아니라, 절연막에 대한 습식 어닐링 공정시 발생하는 화이트 리본 현상을 방지할 수 있게 되므로, 절연막의 치밀화를 위한 저온 어닐링 공정의 적용이 가능해져 반도체 기판에 가해지는 스트레스를 감소시킬 수 있다.

Claims (12)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 산화방지막을 형성하는 단계;
    상기 산화방지막이 형성된 결과물을 로(furnace) 내에서 어닐링하는 단계; 및
    상기 어닐링된 산화방지막 상에 상기 트렌치를 채우는 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 산화방지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 어닐링 공정은 질소 분위기에서 1000 ℃ 이상으로 열처리하여 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  4. 제 1 항에 있어서,
    상기 어닐링 공정은 산소 및 수증기 분위기에서 800 ℃ 이상으로 열처리하여 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제 1 항에 있어서,
    상기 절연막을 형성한 후에 상기 절연막을 치밀화시키는 공정을 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  6. 제 5 항에 있어서,
    상기 치밀화 공정은 질소 분위기에서 600 내지 800 ℃의 온도로 열처리하여 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 제 5 항에 있어서,
    상기 치밀화 공정은 수증기 분위기에서 700 내지 900 ℃의 온도로 열처리하여 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  8. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 식각마스크 패턴을 형성하는 단계; 및
    상기 식각마스크 패턴을 식각마스크로 사용하여 상기 노출된 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  9. 제 7 항에 있어서,
    상기 식각마스크 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 질화막 및 상기 패드 산화막을 차례로 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  10. 제 1 항에 있어서,
    상기 트렌치의 내벽과 상기 산화방지막 사이에 산화막 라이너를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  11. 제 10 항에 있어서,
    상기 산화막 라이너는 열산화막, CVD 산화막 또는 열산화막과 CVD 산화막의 조합 중 어느 하나로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  12. 제 1 항에 있어서,
    상기 산화방지막과 상기 절연막 사이에 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
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