JP4573922B2 - トレンチ隔離部形成方法及びその構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、より具体的にはトレンチ隔離部（trench isolation）の絶縁特性を向上させるトレンチ隔離部形成方法及びその構造に関するものである。
【０００２】
【従来の技術】
図１乃至図５は、従来の半導体装置のトレンチ隔離部形成方法の工程を順次に示した流れ図である。
【０００３】
図１を参照すると、従来の半導体装置のトレンチ隔離部形成方法は先ず、半導体基板２上にパッド酸化膜（pad oxide）３、窒化膜４、ＨＴＯ(High Temperature Oxidation)酸化膜５、そして反射防止膜(Anti-Reflective Layer；ＡＲＬ)６が順次に形成される。
【０００４】
反射防止膜６上にトレンチ形成領域を定めてフォトレジストパタ−ン１０が形成される。フォトレジストパタ−ン１０をマスクとして使用して半導体基板２の上部が露出するまで反射防止膜６、ＨＴＯ酸化膜５、窒化膜４、そしてパッド酸化膜３が順次にエッチングされてトレンチマスク８が形成される。
【０００５】
図２のように、フォトレジストパタ−ン１０が除去された後、トレンチマスク８を使用して半導体基板２がエッチングされてトレンチ１２が形成される。この際、反射防止膜６が同時にエッチングされて除去される。
【０００６】
図３及び図４を参照すると、トレンチ内壁（interior walls of trench）即ち、トレンチ底及び両側壁にトレンチ１２の形成のためのエッチング工程の時発生された半導体基板２の損傷部位を除去するため熱酸化膜１４が形成される。熱酸化膜１４を含んでトレンチ１２を完全に充填するようにトレンチマスク８aの上にトレンチ隔離膜のＵＳＧ(Undoped Silicate Glass）膜１５そして ＵＳＧ膜のストレスを緩和させるためのＰＥ-ＴＥＯＳ(Plasma Enhanced−Tetraethylorthosilicate)酸化膜１６が順次に形成される。
【０００７】
最後に、窒化膜４の上部の表面が露出される時まで平坦化エッチング工程が遂行されると、図５に示されたように、トレンチ隔離部１８が形成される。
【０００８】
後続工程として、窒化膜４及びパッド酸化膜３が除去される。
【０００９】
しかし、前述したような従来のトレンチ隔離部１８はトレンチ１２に充填されるトレンチ隔離膜１５によりトレンチ内壁にストレスが加えられる。又、ゲ−ト酸化膜の形成等の後続酸化の工程時トレンチ内壁にストレスが加えられる。即ち、後続酸化の工程時トレンチ内壁が酸化され、この際形成される酸化膜により体膨脹によるストレスが発生される。このようなストレスはトレンチ内壁のシリコン格子損傷及びディスロケ−ション（dislocation）等マイクロ欠陥（micro defect）を発生させる。これにより、接合漏洩及びソ−ス／ドレ−ンタ−ンオンが常に保たれる等トレンチ隔離部の絶縁特性が劣化される問題点が生ずる。
【００１０】
問題点を解決するために、Fashey et al.,"ＳＨＡＬＬＯＷ ＴＲＥＮＣＨ ＩＳＯＬＡＴＩＯＮ ＷＩＴＨ ＴＨＩＮ ＮＩＴＲＩＤＥ ＬＩＮＥＲ"(米国特許５,４４７,８８４号明細書、１９９５)に開示されたように、トレンチ内壁に形成された熱酸化膜上にトレンチ内壁の酸化を防止するための窒化膜を形成する技術が紹介されたことがある。
【００１１】
トレンチ隔離膜の形成の前にその膜が均一に形成されるようにするためには本発明のようにトレンチ内壁をプラズマ処理するのが望ましい。しかし、開示された発明はプラズマ処理により窒化膜がエッチングされるか損傷されて所期の目的のトレンチ内壁の酸化防止機能が正常に遂行されない問題点がある。
【００１２】
【発明が解決しようとする課題】
本発明の目的はトレンチ内壁の酸化及びこれによるストレスが防止でき、トレンチ隔離膜形成時トレンチ内壁に加えられるストレスを緩和させ得るトレンチ隔離部形成方法及びその構造を提供することにある。
【００１３】
本発明の他の目的は、トレンチ内壁の酸化を防止するためのシリコン窒化膜上に酸化膜を形成してプラズマの処理工程乃至トレンチ隔離膜の形成工程時シリコン窒化膜が損傷されることが防止できるトレンチ隔離部形成方法及びその構造を提供することにある。
【００１４】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、トレンチ隔離部形成方法は、半導体基板上にトレンチ形成領域を定めてトレンチマスクを形成する段階と、トレンチマスクを使用して半導体基板をエッチングしてトレンチを形成する段階と、トレンチ形成時発生された基板損傷を除去するためトレンチの両側壁及び底に熱酸化膜を形成する段階と、熱酸化膜上にトレンチの両側壁及び底の酸化を防止するための物質層を形成する段階と、物質層上に酸化物質層を保護するための絶縁膜を形成する段階と、トレンチの両側壁及び底をプラズマ処理する段階と、トレンチをトレンチの隔離物質で完全に充填する段階とを含み、プラズマの処理工程はトレンチの隔離物質がトレンチの両側壁及び底に均一に形成されるようにする。
【００１５】
この方法の望ましい実施形態において、トレンチ隔離部形成方法は、トレンチをトレンチの隔離物質で完全に充填した後、トレンチの隔離物質を緻密化（densification）させるためのアニ−リング工程を遂行する段階を付加的に含める。
【００１６】
前述した目的を達成するための本発明によると、トレンチ隔離構造は、半導体基板をエッチングして形成されたトレンチと、トレンチの両側壁及び底に窒化膜を間を置いて形成された第１酸化膜及び第２酸化膜と、第２酸化膜上にトレンチを完全に充填するように形成された第３酸化膜とを含む。
【００１７】
図９を参照すると、本発明の実施形態による新たなトレンチ隔離部形成方法及びその構造は、トレンチ内壁にトレンチ形成時発生された基板の損傷を除去するための熱酸化膜が形成される。熱酸化膜上にトレンチ内壁の酸化を防止するシリコン窒化膜が形成される。シリコン窒化膜上にプラズマの処理工程乃至トレンチの隔離膜形成の工程時シリコン窒化膜の損傷を防止するための酸化膜が形成される。このような半導体装置の製造方法及びその構造により、トレンチ隔離部形成用酸化膜形成及び後続酸化の工程時トレンチ内壁に加えられるストレスを緩和させ得て、ストレスによるシリコン格子の損傷及び接合漏洩等が防止でき、従ってトレンチ隔離部の絶縁特性を向上させ得る。
【００１８】
【発明の実施の形態】
以下、図２及び図１１を参照して本発明の実施形態を詳細に説明する。
【００１９】
図６乃至図１０は、本発明の実施形態によるトレンチ隔離部形成方法の工程を順次に示した流れ図である。
【００２０】
図６を参照すると、本発明の実施形態によるトレンチの隔離形成方法は先ず、半導体基板１００上にパッド酸化膜１０２、窒化膜１０３、ＨＴＯ酸化膜１０４、そして反射防止膜１０５が順次に形成される。パッド酸化膜１０２は、例えば熱酸化（thermal oxidation）方法に形成され、約７０オングストローム−１６０オングストロームの厚さ範囲内で形成される。窒化膜１０３は、約１５００オングストローム厚さで蒸着され、ＨＴＯ酸化膜１０４は約５００オングストローム厚さで蒸着される。反射防止膜１０５は例えば、ＳｉＯＮとして形成され、約６００オングストローム厚さで蒸着される。
【００２１】
この際、ＨＴＯ酸化膜１０４及び反射防止膜１０５は、後続トレンチエッチング工程及び平坦化エッチング工程でマスクとしての役割を果たす。且つ、反射防止膜１０５はトレンチ形成領域を定めてフォトレジストパタ−ンを形成する工程でＣＤ(Critical Dimension)の均一度及び工程条件が確保されるようにする。しかし、ＨＴＯ酸化膜１０４及び反射防止膜１０５は、素子の集積度に応じて形成されないこともできる。
【００２２】
反射防止膜１０５上にトレンチ形成領域を定義してフォトレジストパタ−ン１０８が形成される。フォトレジストパタ−ン１０８をマスクで使用して反射防止膜１０５、ＨＴＯ酸化膜１０４、窒化膜１０３、そしてパッド酸化膜１０２が乾式エッチング工程へ順次にエッチングされてトレンチマスク１０６が形成される。
【００２３】
図７を参照すると、フォトレジストパタ−ン１０８がアッシュング（ashing）等に除去された後、トレンチマスク１０６を使用して半導体基板１００が乾式方法でエッチングされてトレンチ１１０が形成される。トレンチ１１０は約０.１μm−１.５μm範囲内の深さ望ましくは、０.２５μmの浅い深さを有するように形成される。
【００２４】
トレンチ１１０の形成のためのエッチング工程条件により、トレンチ１１０の上部のエッジ部分が階段型のプロファイルを有するように形成できる。これはトレンチの上部エッジ部分の急傾斜が緩和されるようにして後続ゲ−ト酸化膜の形成時ゲ−ト酸化膜のシンニング（thinnig）現象を防止するためである。即ち、ゲ−ト酸化膜の信頼性を確保するためのことである。
【００２５】
トレンチ１１０の形成中に反射防止膜１０５が除去される。
【００２６】
図８において、トレンチ１１０の形成時発生されたシリコン格子損傷等漏洩ソ−ス（leakage source）として作用する欠陥を除去するためトレンチ１１０の内壁即ち、トレンチ１１０の底及び両側壁に熱酸化膜１１２が形成される。この熱酸化膜１１２（特許請求の範囲に記載の「第１酸化膜」に対応）は、約１００オングストローム−５００オングストロームの厚さ範囲内で形成される。
【００２７】
図９を参照すると、熱酸化膜１１２を含んでトレンチマスク１０６a上にトレンチ内壁の酸化を防止するためのマスク層１１４の窒化膜１１４がＬＰＣＶＤ（Low Pressure ＣＶＤ）法として約３０オングストローム−２００オングストロームの厚さ範囲内で薄く形成される。窒化膜（特許請求の範囲に記載の「物質層」に対応）１１４は例えば、シリコン窒化膜として望ましくは、固有のストレスが小さいシリコンリッチ（Si-rich）窒化膜である。窒化膜１１４は後続トレンチ隔離膜の形成工程及びゲ−ト酸化膜の形成等の後続酸化工程時トレンチ内壁に加えられるストレスを緩和させるバッファ層（buffer layer）としての役割を果たす。
【００２８】
窒化膜１１４上に高温酸化膜１１５例えば、ＨＴＯ酸化膜又はＬＰ-ＴＥＯＳ（Low Pressure-Tetraethylorthosilicate）酸化膜が形成される。この高温酸化膜（特許請求の範囲に記載の「絶縁膜」及び「第２酸化膜」に対応）１１５は後続プラズマの処理工程で窒化膜１１４がエッチングされるか損傷されてバッファ層の機能を喪失することを防止するため形成される。且つ、後続トレンチ隔離膜（特許請求の範囲に記載の「トレンチ隔離物質」及び「第３酸化膜」に対応）１１６の形成工程時窒化膜１１４が損傷されてバッファ層の機能を喪失することを防止するために形成される。即ち、窒化膜１１４を保護するため形成される。高温酸化膜１１５は約１０−１０００オングストロームの厚さ範囲内で形成される。
【００２９】
トレンチ内壁即ち、高温酸化膜１１５の表面に対して例えば、ＮＨ3ガス等を用いたプラズマの処理工程が遂行される。プラズマの処理工程は後続トレンチ隔離膜１１６が均一な厚さで蒸着されるようにする機能を有する。高温酸化膜１１５上にトレンチ１１０が完全に充填されるようにフィリング（filling）特性の良いトレンチ隔離膜１１６例えば、ＵＳＧ膜(ＴＥＯＳ-Ｏ3 ＣＶＤ法により形成）１１６が形成される。ＵＳＧ膜(O3 ＴＥＯＳ)１１６上にＵＳＧ膜(O3 ＴＥＯＳ)１１６のストレス特性を相殺させる膜質例えば、ＰＥ-ＴＥＯＳ（Plasma Enhanced - Tetraethylorthosilicate）膜(又は ＰＥ-ＯＸ（Plasma Enhanced - Oxide）膜)１１８が形成される。 ＵＳＧ膜(O3 ＴＥＯＳ)１１６はトレンチの深さが０.２５μmの場合、約５０００オングストロームの厚さで形成される。
【００３０】
最後に、後続平坦化のエッチング工程でトレンチ隔離膜１１６の過度なリセス（recess）を防止するためにＵＳＧ膜(O3 ＴＥＯＳ)１１６を緻密化させるアニ−リング工程が遂行される。例えば、ＵＳＧ膜(O3ＴＥＯＳ)１１６が９００℃以上の高温でアニ−リングされる。
【００３１】
このようなアニ−リング工程は N2雰囲気又は湿式雰囲気(H2 及び O2 雰囲気)の条件で進行される。湿式アニ−リングは、８５０℃以下の温度例えば、７００℃でも遂行できる。
【００３２】
ＰＥ-ＴＥＯＳ膜(又は ＰＥ−ＯＸ膜)１１８及びＵＳＧ膜(O3 ＴＥＯＳ)１１６がＣＭＰ(Chemical Mecanical Polishing）等の平坦化エッチング工程を通じてエッチングされる。そうすると、図１０に示されたように、浅いトレンチ隔離部１２０が形成される。
【００３３】
平坦化エッチング工程は、窒化膜１０３をエッチング停止層として使用して遂行され、これにより活性領域と非活性領域の段差がない状態になる。
【００３４】
後続工程に、トレンチマスクで使用された窒化膜１０３及びパッド酸化膜１０２が除去された後、ゲ−ト酸化膜及びゲ−ト電極を含むトランジスタの形成工程が遂行される。
【００３５】
図１１は、本発明の実施形態によるトレンチ隔離部１２０の構造を示した断面図である。
【００３６】
図１１を参照すると、前述したようにトレンチ隔離部の形成方法によるトレンチ隔離部１２０は、半導体基板１００をエッチングしてトレンチ１１０が形成されている。トレンチ１１０の内壁に熱酸化膜１１２及び窒化膜１１４が順次に形成されている。熱酸化膜１１２は、約１００−５００オングストロームの厚さ範囲を有する。窒化膜はトレンチ内壁の酸化を防止し、トレンチ内壁に加えられるストレスを緩和させるバッファ層として作用する。窒化膜は例えば、ＬＰＣＶＤ法で約３０−２００オングストロームの厚さ範囲を有するように形成されたシリコン窒化膜として、望ましくは組成中シリコン含量が相対的に多いシリコンリッチ窒化膜である。
【００３７】
窒化膜１１４上にトレンチ１１０を完全に充填するようにトレンチ隔離膜１１６が形成されている。トレンチ隔離膜１１６は例えば、ＵＳＧ膜(O3 ＴＥＯＳ)１１６である。
【００３８】
窒化膜１１４とトレンチ隔離膜との間に本発明による高温酸化膜１１５例えば、ＨＴＯ酸化膜又はＬＰ-ＴＥＯＳ酸化膜が形成されている。高温酸化膜１１５は約１０−１０００オングストロームの厚さ範囲を有する。
【００３９】
トレンチ隔離１２０両側の半導体基板１００上にゲ−ト酸化膜１２２が形成されている。ゲ−ト酸化膜１２２上にゲ−ト電極及びゲ−トスペ−サを有するトランジスタ１２４が形成されている。
【００４０】
【発明の効果】
本発明は、トレンチ内壁にシリコン窒化膜を形成することにより、後続酸化工程時トレンチ内壁が酸化されて体膨脹によるトレンチ内壁に加えられるストレスが防止できて、トレンチの隔離膜形成時トレンチ内壁に加えられるストレスを緩和させ得る。
【００４１】
又、シリコン窒化膜上にＨＴＯ酸化膜又はＬＰ-ＴＥＯＳ酸化膜等の保護酸化膜を形成することにより、プラズマの処理工程乃至トレンチ隔離膜の形成工程時シリコン窒化膜が損傷されてそのストレスバッファ機能が喪失されることが防止でき、従ってトレンチ隔離の絶縁特性を向上させ得る。
【図面の簡単な説明】
【図１】従来のトレンチ隔離部形成方法において、トレンチマスクを形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図２】図１の工程の後トレンチを形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図３】図２の工程の後熱酸化膜を形成する工程を示すトレンチ隔離部の断面図である。
【図４】図３の工程の後トレンチ隔離膜及びＰＥ−ＴＥＯＳ膜を形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図５】図４の工程の後窒化膜が露出されるまでエッチングしてトレンチ隔離部を形成する工程を示すトレンチ隔離部の断面図である。
【図６】本発明のトレンチ隔離部形成方法に係る実施形態において、トレンチマスクを形成する工程を示すトレンチ隔離部の断面図である。
【図７】図６の工程の後トレンチを形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図８】図７の工程の後熱酸化膜を形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図９】図８の工程の後窒化膜、高温酸化膜、トレンチ隔離膜及びＰＥ−ＴＥＯＳ膜を順次形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図１０】図９の工程の後トレンチマスクを構成する窒化膜が露出されるまでエッチングしてトレンチ隔離部を形成する工程を示すトレンチ隔離部の断面図である。
【図１１】本発明の実施形態であるトレンチ隔離部構造の断面図である。
【符号の説明】
２、１００ 半導体基板
３、１０２ パッド酸化膜
４、１０３ 窒化膜
５、１０４ 高温酸化膜
６、１０５ 反射防止膜
８、１０６ トレンチマスク
１０、１０８ フォトレジストパタ−ン
１２、１１０ トレンチ
１４、１１２ 熱酸化膜(第１酸化膜)
１５、１１６ トレンチ隔離膜（トレンチ隔離物質、第３酸化膜）
１８、１２０ トレンチ隔離部
１１４ 窒化膜（物質層）
１１５ 高温酸化膜（絶縁膜、第２酸化膜）
１２４ トランジスタ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、より具体的にはトレンチ隔離部（trench isolation）の絶縁特性を向上させるトレンチ隔離部形成方法及びその構造に関するものである。
【０００２】
【従来の技術】
図１乃至図５は、従来の半導体装置のトレンチ隔離部形成方法の工程を順次に示した流れ図である。
【０００３】
図１を参照すると、従来の半導体装置のトレンチ隔離部形成方法は先ず、半導体基板２上にパッド酸化膜（pad oxide）３、窒化膜４、ＨＴＯ(High Temperature Oxidation)酸化膜５、そして反射防止膜(Anti-Reflective Layer；ＡＲＬ)６が順次に形成される。
【０００４】
反射防止膜６上にトレンチ形成領域を定めてフォトレジストパタ−ン１０が形成される。フォトレジストパタ−ン１０をマスクとして使用して半導体基板２の上部が露出するまで反射防止膜６、ＨＴＯ酸化膜５、窒化膜４、そしてパッド酸化膜３が順次にエッチングされてトレンチマスク８が形成される。
【０００５】
図２のように、フォトレジストパタ−ン１０が除去された後、トレンチマスク８を使用して半導体基板２がエッチングされてトレンチ１２が形成される。この際、反射防止膜６が同時にエッチングされて除去される。
【０００６】
図３及び図４を参照すると、トレンチ内壁（interior walls of trench）即ち、トレンチ底及び両側壁にトレンチ１２の形成のためのエッチング工程の時発生された半導体基板２の損傷部位を除去するため熱酸化膜１４が形成される。熱酸化膜１４を含んでトレンチ１２を完全に充填するようにトレンチマスク８aの上にトレンチ隔離膜のＵＳＧ(Undoped Silicate Glass）膜１５そして ＵＳＧ膜のストレスを緩和させるためのＰＥ-ＴＥＯＳ(Plasma Enhanced−Tetraethylorthosilicate)酸化膜１６が順次に形成される。
【０００７】
最後に、窒化膜４の上部の表面が露出される時まで平坦化エッチング工程が遂行されると、図５に示されたように、トレンチ隔離部１８が形成される。
【０００８】
後続工程として、窒化膜４及びパッド酸化膜３が除去される。
【０００９】
しかし、前述したような従来のトレンチ隔離部１８はトレンチ１２に充填されるトレンチ隔離膜１５によりトレンチ内壁にストレスが加えられる。又、ゲ−ト酸化膜の形成等の後続酸化の工程時トレンチ内壁にストレスが加えられる。即ち、後続酸化の工程時トレンチ内壁が酸化され、この際形成される酸化膜により体膨脹によるストレスが発生される。このようなストレスはトレンチ内壁のシリコン格子損傷及びディスロケ−ション（dislocation）等マイクロ欠陥（micro defect）を発生させる。これにより、接合漏洩及びソ−ス／ドレ−ンタ−ンオンが常に保たれる等トレンチ隔離部の絶縁特性が劣化される問題点が生ずる。
【００１０】
問題点を解決するために、Fashey et al.,"ＳＨＡＬＬＯＷ ＴＲＥＮＣＨ ＩＳＯＬＡＴＩＯＮ ＷＩＴＨ ＴＨＩＮ ＮＩＴＲＩＤＥ ＬＩＮＥＲ"(米国特許５,４４７,８８４号明細書、１９９５)に開示されたように、トレンチ内壁に形成された熱酸化膜上にトレンチ内壁の酸化を防止するための窒化膜を形成する技術が紹介されたことがある。
【００１１】
トレンチ隔離膜の形成の前にその膜が均一に形成されるようにするためには本発明のようにトレンチ内壁をプラズマ処理するのが望ましい。しかし、開示された発明はプラズマ処理により窒化膜がエッチングされるか損傷されて所期の目的のトレンチ内壁の酸化防止機能が正常に遂行されない問題点がある。
【００１２】
【発明が解決しようとする課題】
本発明の目的はトレンチ内壁の酸化及びこれによるストレスが防止でき、トレンチ隔離膜形成時トレンチ内壁に加えられるストレスを緩和させ得るトレンチ隔離部形成方法及びその構造を提供することにある。
【００１３】
本発明の他の目的は、トレンチ内壁の酸化を防止するためのシリコン窒化膜上に酸化膜を形成してプラズマの処理工程乃至トレンチ隔離膜の形成工程時シリコン窒化膜が損傷されることが防止できるトレンチ隔離部形成方法及びその構造を提供することにある。
【００１４】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、トレンチ隔離部形成方法は、半導体基板上にトレンチ形成領域を定めてトレンチマスクを形成する段階と、トレンチマスクを使用して半導体基板をエッチングしてトレンチを形成する段階と、トレンチ形成時発生された基板損傷を除去するためトレンチの両側壁及び底に熱酸化膜を形成する段階と、熱酸化膜上にトレンチの両側壁及び底の酸化を防止するための物質層を形成する段階と、物質層上に酸化物質層を保護するための絶縁膜を形成する段階と、トレンチの両側壁及び底をプラズマ処理する段階と、トレンチをトレンチの隔離物質で完全に充填する段階とを含み、プラズマの処理工程はトレンチの隔離物質がトレンチの両側壁及び底に均一に形成されるようにする。
【００１５】
この方法の望ましい実施形態において、トレンチ隔離部形成方法は、トレンチをトレンチの隔離物質で完全に充填した後、トレンチの隔離物質を緻密化（densification）させるためのアニ−リング工程を遂行する段階を付加的に含める。
【００１６】
前述した目的を達成するための本発明によると、トレンチ隔離構造は、半導体基板をエッチングして形成されたトレンチと、トレンチの両側壁及び底に窒化膜を間を置いて形成された第１酸化膜及び第２酸化膜と、第２酸化膜上にトレンチを完全に充填するように形成された第３酸化膜とを含む。
【００１７】
図９を参照すると、本発明の実施形態による新たなトレンチ隔離部形成方法及びその構造は、トレンチ内壁にトレンチ形成時発生された基板の損傷を除去するための熱酸化膜が形成される。熱酸化膜上にトレンチ内壁の酸化を防止するシリコン窒化膜が形成される。シリコン窒化膜上にプラズマの処理工程乃至トレンチの隔離膜形成の工程時シリコン窒化膜の損傷を防止するための酸化膜が形成される。このような半導体装置の製造方法及びその構造により、トレンチ隔離部形成用酸化膜形成及び後続酸化の工程時トレンチ内壁に加えられるストレスを緩和させ得て、ストレスによるシリコン格子の損傷及び接合漏洩等が防止でき、従ってトレンチ隔離部の絶縁特性を向上させ得る。
【００１８】
【発明の実施の形態】
以下、図２及び図１１を参照して本発明の実施形態を詳細に説明する。
【００１９】
図６乃至図１０は、本発明の実施形態によるトレンチ隔離部形成方法の工程を順次に示した流れ図である。
【００２０】
図６を参照すると、本発明の実施形態によるトレンチの隔離形成方法は先ず、半導体基板１００上にパッド酸化膜１０２、窒化膜１０３、ＨＴＯ酸化膜１０４、そして反射防止膜１０５が順次に形成される。パッド酸化膜１０２は、例えば熱酸化（thermal oxidation）方法に形成され、約７０オングストローム−１６０オングストロームの厚さ範囲内で形成される。窒化膜１０３は、約１５００オングストローム厚さで蒸着され、ＨＴＯ酸化膜１０４は約５００オングストローム厚さで蒸着される。反射防止膜１０５は例えば、ＳｉＯＮとして形成され、約６００オングストローム厚さで蒸着される。
【００２１】
この際、ＨＴＯ酸化膜１０４及び反射防止膜１０５は、後続トレンチエッチング工程及び平坦化エッチング工程でマスクとしての役割を果たす。且つ、反射防止膜１０５はトレンチ形成領域を定めてフォトレジストパタ−ンを形成する工程でＣＤ(Critical Dimension)の均一度及び工程条件が確保されるようにする。しかし、ＨＴＯ酸化膜１０４及び反射防止膜１０５は、素子の集積度に応じて形成されないこともできる。
【００２２】
反射防止膜１０５上にトレンチ形成領域を定義してフォトレジストパタ−ン１０８が形成される。フォトレジストパタ−ン１０８をマスクで使用して反射防止膜１０５、ＨＴＯ酸化膜１０４、窒化膜１０３、そしてパッド酸化膜１０２が乾式エッチング工程へ順次にエッチングされてトレンチマスク１０６が形成される。
【００２３】
図７を参照すると、フォトレジストパタ−ン１０８がアッシュング（ashing）等に除去された後、トレンチマスク１０６を使用して半導体基板１００が乾式方法でエッチングされてトレンチ１１０が形成される。トレンチ１１０は約０.１μm−１.５μm範囲内の深さ望ましくは、０.２５μmの浅い深さを有するように形成される。
【００２４】
トレンチ１１０の形成のためのエッチング工程条件により、トレンチ１１０の上部のエッジ部分が階段型のプロファイルを有するように形成できる。これはトレンチの上部エッジ部分の急傾斜が緩和されるようにして後続ゲ−ト酸化膜の形成時ゲ−ト酸化膜のシンニング（thinnig）現象を防止するためである。即ち、ゲ−ト酸化膜の信頼性を確保するためのことである。
【００２５】
トレンチ１１０の形成中に反射防止膜１０５が除去される。
【００２６】
図８において、トレンチ１１０の形成時発生されたシリコン格子損傷等漏洩ソ−ス（leakage source）として作用する欠陥を除去するためトレンチ１１０の内壁即ち、トレンチ１１０の底及び両側壁に熱酸化膜１１２が形成される。この熱酸化膜１１２（特許請求の範囲に記載の「第１酸化膜」に対応）は、約１００オングストローム−５００オングストロームの厚さ範囲内で形成される。
【００２７】
図９を参照すると、熱酸化膜１１２を含んでトレンチマスク１０６a上にトレンチ内壁の酸化を防止するためのマスク層１１４の窒化膜１１４がＬＰＣＶＤ（Low Pressure ＣＶＤ）法として約３０オングストローム−２００オングストロームの厚さ範囲内で薄く形成される。窒化膜（特許請求の範囲に記載の「物質層」に対応）１１４は例えば、シリコン窒化膜として望ましくは、固有のストレスが小さいシリコンリッチ（Si-rich）窒化膜である。窒化膜１１４は後続トレンチ隔離膜の形成工程及びゲ−ト酸化膜の形成等の後続酸化工程時トレンチ内壁に加えられるストレスを緩和させるバッファ層（buffer layer）としての役割を果たす。
【００２８】
窒化膜１１４上に高温酸化膜１１５例えば、ＨＴＯ酸化膜又はＬＰ-ＴＥＯＳ（Low Pressure-Tetraethylorthosilicate）酸化膜が形成される。この高温酸化膜（特許請求の範囲に記載の「絶縁膜」及び「第２酸化膜」に対応）１１５は後続プラズマの処理工程で窒化膜１１４がエッチングされるか損傷されてバッファ層の機能を喪失することを防止するため形成される。且つ、後続トレンチ隔離膜（特許請求の範囲に記載の「トレンチ隔離物質」及び「第３酸化膜」に対応）１１６の形成工程時窒化膜１１４が損傷されてバッファ層の機能を喪失することを防止するために形成される。即ち、窒化膜１１４を保護するため形成される。高温酸化膜１１５は約１０−１０００オングストロームの厚さ範囲内で形成される。
【００２９】
トレンチ内壁即ち、高温酸化膜１１５の表面に対して例えば、ＮＨ3ガス等を用いたプラズマの処理工程が遂行される。プラズマの処理工程は後続トレンチ隔離膜１１６が均一な厚さで蒸着されるようにする機能を有する。高温酸化膜１１５上にトレンチ１１０が完全に充填されるようにフィリング（filling）特性の良いトレンチ隔離膜１１６例えば、ＵＳＧ膜(ＴＥＯＳ-Ｏ3 ＣＶＤ法により形成）１１６が形成される。ＵＳＧ膜(O3 ＴＥＯＳ)１１６上にＵＳＧ膜(O3 ＴＥＯＳ)１１６のストレス特性を相殺させる膜質例えば、ＰＥ-ＴＥＯＳ（Plasma Enhanced - Tetraethylorthosilicate）膜(又は ＰＥ-ＯＸ（Plasma Enhanced - Oxide）膜)１１８が形成される。 ＵＳＧ膜(O3 ＴＥＯＳ)１１６はトレンチの深さが０.２５μmの場合、約５０００オングストロームの厚さで形成される。
【００３０】
最後に、後続平坦化のエッチング工程でトレンチ隔離膜１１６の過度なリセス（recess）を防止するためにＵＳＧ膜(O3 ＴＥＯＳ)１１６を緻密化させるアニ−リング工程が遂行される。例えば、ＵＳＧ膜(O3ＴＥＯＳ)１１６が９００℃以上の高温でアニ−リングされる。
【００３１】
このようなアニ−リング工程は N2雰囲気又は湿式雰囲気(H2 及び O2 雰囲気)の条件で進行される。湿式アニ−リングは、８５０℃以下の温度例えば、７００℃でも遂行できる。
【００３２】
ＰＥ-ＴＥＯＳ膜(又は ＰＥ−ＯＸ膜)１１８及びＵＳＧ膜(O3 ＴＥＯＳ)１１６がＣＭＰ(Chemical Mecanical Polishing）等の平坦化エッチング工程を通じてエッチングされる。そうすると、図１０に示されたように、浅いトレンチ隔離部１２０が形成される。
【００３３】
平坦化エッチング工程は、窒化膜１０３をエッチング停止層として使用して遂行され、これにより活性領域と非活性領域の段差がない状態になる。
【００３４】
後続工程に、トレンチマスクで使用された窒化膜１０３及びパッド酸化膜１０２が除去された後、ゲ−ト酸化膜及びゲ−ト電極を含むトランジスタの形成工程が遂行される。
【００３５】
図１１は、本発明の実施形態によるトレンチ隔離部１２０の構造を示した断面図である。
【００３６】
図１１を参照すると、前述したようにトレンチ隔離部の形成方法によるトレンチ隔離部１２０は、半導体基板１００をエッチングしてトレンチ１１０が形成されている。トレンチ１１０の内壁に熱酸化膜１１２及び窒化膜１１４が順次に形成されている。熱酸化膜１１２は、約１００−５００オングストロームの厚さ範囲を有する。窒化膜はトレンチ内壁の酸化を防止し、トレンチ内壁に加えられるストレスを緩和させるバッファ層として作用する。窒化膜は例えば、ＬＰＣＶＤ法で約３０−２００オングストロームの厚さ範囲を有するように形成されたシリコン窒化膜として、望ましくは組成中シリコン含量が相対的に多いシリコンリッチ窒化膜である。
【００３７】
窒化膜１１４上にトレンチ１１０を完全に充填するようにトレンチ隔離膜１１６が形成されている。トレンチ隔離膜１１６は例えば、ＵＳＧ膜(O3 ＴＥＯＳ)１１６である。
【００３８】
窒化膜１１４とトレンチ隔離膜との間に本発明による高温酸化膜１１５例えば、ＨＴＯ酸化膜又はＬＰ-ＴＥＯＳ酸化膜が形成されている。高温酸化膜１１５は約１０−１０００オングストロームの厚さ範囲を有する。
【００３９】
トレンチ隔離１２０両側の半導体基板１００上にゲ−ト酸化膜１２２が形成されている。ゲ−ト酸化膜１２２上にゲ−ト電極及びゲ−トスペ−サを有するトランジスタ１２４が形成されている。
【００４０】
【発明の効果】
本発明は、トレンチ内壁にシリコン窒化膜を形成することにより、後続酸化工程時トレンチ内壁が酸化されて体膨脹によるトレンチ内壁に加えられるストレスが防止できて、トレンチの隔離膜形成時トレンチ内壁に加えられるストレスを緩和させ得る。
【００４１】
又、シリコン窒化膜上にＨＴＯ酸化膜又はＬＰ-ＴＥＯＳ酸化膜等の保護酸化膜を形成することにより、プラズマの処理工程乃至トレンチ隔離膜の形成工程時シリコン窒化膜が損傷されてそのストレスバッファ機能が喪失されることが防止でき、従ってトレンチ隔離の絶縁特性を向上させ得る。
【図面の簡単な説明】
【図１】従来のトレンチ隔離部形成方法において、トレンチマスクを形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図２】図１の工程の後トレンチを形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図３】図２の工程の後熱酸化膜を形成する工程を示すトレンチ隔離部の断面図である。
【図４】図３の工程の後トレンチ隔離膜及びＰＥ−ＴＥＯＳ膜を形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図５】図４の工程の後窒化膜が露出されるまでエッチングしてトレンチ隔離部を形成する工程を示すトレンチ隔離部の断面図である。
【図６】本発明のトレンチ隔離部形成方法に係る実施形態において、トレンチマスクを形成する工程を示すトレンチ隔離部の断面図である。
【図７】図６の工程の後トレンチを形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図８】図７の工程の後熱酸化膜を形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図９】図８の工程の後窒化膜、高温酸化膜、トレンチ隔離膜及びＰＥ−ＴＥＯＳ膜を順次形成する工程を示す後にトレンチ隔離部となる部位の断面図である。
【図１０】図９の工程の後トレンチマスクを構成する窒化膜が露出されるまでエッチングしてトレンチ隔離部を形成する工程を示すトレンチ隔離部の断面図である。
【図１１】本発明の実施形態であるトレンチ隔離部構造の断面図である。
【符号の説明】
２、１００ 半導体基板
３、１０２ パッド酸化膜
４、１０３ 窒化膜
５、１０４ 高温酸化膜
６、１０５ 反射防止膜
８、１０６ トレンチマスク
１０、１０８ フォトレジストパタ−ン
１２、１１０ トレンチ
１４、１１２ 熱酸化膜(第１酸化膜)
１５、１１６ トレンチ隔離膜（トレンチ隔離物質、第３酸化膜）
１８、１２０ トレンチ隔離部
１１４ 窒化膜（物質層）
１１５ 高温酸化膜（絶縁膜、第２酸化膜）
１２４ トランジスタ
Claims (22)
- 半導体基板上にトレンチ形成領域を定めてトレンチマスクを形成する段階と、
前記トレンチマスクを使用して半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチ形成時発生された基板の損傷を除去するためトレンチの両側壁及び底に熱酸化膜を形成する段階と、
前記熱酸化膜上にトレンチの両側壁及び底の酸化を防止するための物質層を形成する段階と、
前記物質層上に物質層を保護するための絶縁膜を形成する段階と、
前記トレンチの両側壁及び底をプラズマ処理する段階と、
前記トレンチをトレンチ隔離物質で完全に充填する段階とを含んで、前記プラズマ処理工程はトレンチ隔離物質がトレンチの両側壁及び底に均一に形成されるようにすることを特徴とするトレンチ隔離部形成方法。 - 前記熱酸化膜は、１００−５００オングストロームの厚さ範囲内で形成されることを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記物質層は、トレンチの両側壁及び底に加えられるストレスを緩和させるバッファ層として作用することを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記物質層は、ＬＰＣＶＤ法に形成されるシリコン窒化膜であることを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記シリコン窒化膜は、組成中でシリコン含量が相対的に多いシリコンリッチ窒化膜であることを特徴とする請求項４に記載のトレンチ隔離部形成方法。
- 前記物質層は、３０−２００オングストロームの厚さ範囲内で形成されることを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記絶縁膜は、高温で蒸着される酸化膜として形成されることを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記酸化膜は、ＨＴＯ酸化膜及びＬＰ-ＴＥＯＳ酸化膜のいずれかで形成されることを特徴とする請求項７に記載のトレンチ隔離部形成方法。
- 前記絶縁膜は、１０−１０００オングストロームの厚さ範囲内で形成されることを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記プラズマ処理工程は、ＮＨ3ガスを使用して遂行されることを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記トレンチ隔離部形成方法は、トレンチをトレンチ隔離物質で完全に充填した後、トレンチ隔離物質を緻密化させるためのアニ−リング工程を遂行する段階を付加的に含むことを特徴とする請求項１に記載のトレンチ隔離部形成方法。
- 前記アニ−リング工程は、Ｎ2雰囲気で少なくとも９００℃以上の温度で遂行されることを特徴とする請求項１１に記載のトレンチ隔離部形成方法。
- 前記アニ−リング工程は、Ｈ2及びＯ2からなる混合ガス雰囲気で少なくとも７００℃以上の温度で遂行されることを特徴とする請求項１１に記載のトレンチ隔離部形成方法。
- 半導体基板をエッチングして形成されたトレンチと、
前記トレンチの両側壁及び底に窒化膜を間に置いて形成された第１酸化膜及びプラズマ処理された第２酸化膜と、
前記プラズマ処理された第２酸化膜上にトレンチを完全に充填するように形成された第３酸化膜とを含むことを特徴とするトレンチ隔離構造。 - 前記第１酸化膜は、熱酸化膜であることを特徴とする請求項１４に記載のトレンチ隔離構造。
- 前記第１酸化膜は、１００オングストローム−５００オングストロームの厚さ範囲を有することを特徴とする請求項１４に記載のトレンチ隔離構造。
- 前記窒化膜は、トレンチの両側壁及び底の酸化を防止して、トレンチの両側壁及び底に加えられるストレスを緩和させるバッファ層として作用することを特徴とする請求項１４に記載のトレンチ隔離構造。
- 前記窒化膜は、ＬＰＣＶＤ法として形成されるシリコン窒化膜であることを特徴とする請求項１４に記載のトレンチ隔離構造。
- 前記シリコン窒化膜は、組成中でシリコン含量が相対的に多いシリコンリッチの窒化膜であることを特徴とする請求項１８に記載のトレンチ隔離構造。
- 前記窒化膜は、３０−２００オングストロームの厚さ範囲を有することを特徴とする請求項１４に記載のトレンチ隔離構造。
- 前記第２酸化膜は、ＨＴＯ酸化膜及びＬＰ-ＴＥＯＳ酸化膜等の高温酸化膜のいずれかで形成されることを特徴とする請求項１４に記載のトレンチ隔離構造。
- 前記第２酸化膜は、１０−１０００オングストロームの厚さ範囲を有することを特徴とする請求項１４に記載のトレンチ隔離構造。
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|---|---|---|---|---|
| US7157385B2 (en) * | 2003-09-05 | 2007-01-02 | Micron Technology, Inc. | Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry |
| KR100481844B1 (ko) * | 1998-06-02 | 2005-06-08 | 삼성전자주식회사 | 트렌치 격리 제조 방법 |
| JP3955404B2 (ja) * | 1998-12-28 | 2007-08-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP4649006B2 (ja) * | 1999-07-16 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6300219B1 (en) * | 1999-08-30 | 2001-10-09 | Micron Technology, Inc. | Method of forming trench isolation regions |
| KR100308793B1 (ko) * | 1999-10-18 | 2001-11-02 | 윤종용 | 반도체 소자 제조방법 |
| KR100361764B1 (ko) * | 1999-12-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
| US20020005539A1 (en) * | 2000-04-04 | 2002-01-17 | John Whitman | Spin coating for maximum fill characteristic yielding a planarized thin film surface |
| KR100375229B1 (ko) * | 2000-07-10 | 2003-03-08 | 삼성전자주식회사 | 트렌치 소자분리 방법 |
| US8030172B1 (en) | 2000-09-12 | 2011-10-04 | Cypress Semiconductor Corporation | Isolation technology for submicron semiconductor devices |
| KR100378186B1 (ko) * | 2000-10-19 | 2003-03-29 | 삼성전자주식회사 | 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법 |
| KR100512167B1 (ko) * | 2001-03-12 | 2005-09-02 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법 |
| JP5121102B2 (ja) * | 2001-07-11 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100428805B1 (ko) * | 2001-08-09 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
| US6426272B1 (en) * | 2001-09-24 | 2002-07-30 | Taiwan Semiconductor Manufacturing Company | Method to reduce STI HDP-CVD USG deposition induced defects |
| US6723616B2 (en) * | 2001-09-27 | 2004-04-20 | Texas Instruments Incorporated | Process of increasing screen dielectric thickness |
| JP2003179157A (ja) * | 2001-12-10 | 2003-06-27 | Nec Corp | Ｍｏｓ型半導体装置 |
| TWI248160B (en) * | 2002-01-28 | 2006-01-21 | Nanya Technology Corp | Manufacturing method of shallow trench isolation |
| US6806165B1 (en) * | 2002-04-09 | 2004-10-19 | Advanced Micro Devices, Inc. | Isolation trench fill process |
| KR100461330B1 (ko) * | 2002-07-19 | 2004-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 ｓｔｉ 형성공정 |
| US7494894B2 (en) * | 2002-08-29 | 2009-02-24 | Micron Technology, Inc. | Protection in integrated circuits |
| US6784077B1 (en) * | 2002-10-15 | 2004-08-31 | Taiwan Semiconductor Manufacturing Co. Ltd. | Shallow trench isolation process |
| KR100826791B1 (ko) * | 2002-12-05 | 2008-04-30 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| JP2004207564A (ja) * | 2002-12-26 | 2004-07-22 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| US6913959B2 (en) * | 2003-06-23 | 2005-07-05 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device having a MESA structure |
| US7125815B2 (en) * | 2003-07-07 | 2006-10-24 | Micron Technology, Inc. | Methods of forming a phosphorous doped silicon dioxide comprising layer |
| KR100526575B1 (ko) * | 2003-12-11 | 2005-11-04 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| JP2005175277A (ja) * | 2003-12-12 | 2005-06-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100521050B1 (ko) * | 2003-12-30 | 2005-10-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
| US7053010B2 (en) * | 2004-03-22 | 2006-05-30 | Micron Technology, Inc. | Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells |
| JP2006024895A (ja) * | 2004-06-07 | 2006-01-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7199021B2 (en) * | 2004-06-22 | 2007-04-03 | Texas Instruments Incorporated | Methods and systems to mitigate etch stop clipping for shallow trench isolation fabrication |
| KR100546161B1 (ko) * | 2004-07-13 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
| US7235459B2 (en) * | 2004-08-31 | 2007-06-26 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry |
| US7279393B2 (en) * | 2004-09-29 | 2007-10-09 | Agere Systems Inc. | Trench isolation structure and method of manufacture therefor |
| US7217634B2 (en) * | 2005-02-17 | 2007-05-15 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US7510966B2 (en) * | 2005-03-07 | 2009-03-31 | Micron Technology, Inc. | Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines |
| US7238564B2 (en) * | 2005-03-10 | 2007-07-03 | Taiwan Semiconductor Manufacturing Company | Method of forming a shallow trench isolation structure |
| US8012847B2 (en) | 2005-04-01 | 2011-09-06 | Micron Technology, Inc. | Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry |
| EP1891669A2 (en) * | 2005-06-15 | 2008-02-27 | Dow Corning Corporation | Method of curing hydrogen silses quioxane and densification in nano-scale trenches |
| US20070045717A1 (en) * | 2005-08-31 | 2007-03-01 | Stefano Parascandola | Charge-trapping memory device and method of production |
| KR100842904B1 (ko) * | 2005-09-30 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| TWI288437B (en) * | 2005-12-30 | 2007-10-11 | Nanya Technology Corp | Method to define a pattern having shrunk critical dimension |
| US20100117188A1 (en) * | 2007-03-05 | 2010-05-13 | General Electric Company | Method for producing trench isolation in silicon carbide and gallium nitride and articles made thereby |
| US8093678B2 (en) * | 2007-04-05 | 2012-01-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100891534B1 (ko) * | 2007-10-26 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN101868915B (zh) * | 2007-11-28 | 2013-11-06 | 株式会社村田制作所 | 弹性波装置 |
| US20090184402A1 (en) * | 2008-01-22 | 2009-07-23 | United Microelectronics Corp. | Method of fabricating a shallow trench isolation structure including forming a second liner covering the corner of the trench and first liner. |
| US8013372B2 (en) * | 2008-04-04 | 2011-09-06 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit including a stressed dielectric layer with stable stress |
| US8105956B2 (en) | 2009-10-20 | 2012-01-31 | Micron Technology, Inc. | Methods of forming silicon oxides and methods of forming interlevel dielectrics |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897277A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09283612A (ja) * | 1995-11-30 | 1997-10-31 | Hyundai Electron Ind Co Ltd | 半導体素子のフィールド酸化膜形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571819A (en) * | 1984-11-01 | 1986-02-25 | Ncr Corporation | Method for forming trench isolation structures |
| US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| US5189501A (en) * | 1988-10-05 | 1993-02-23 | Sharp Kabushiki Kaisha | Isolator for electrically isolating semiconductor devices in an integrated circuit |
| US5985735A (en) * | 1995-09-29 | 1999-11-16 | Intel Corporation | Trench isolation process using nitrogen preconditioning to reduce crystal defects |
| JPH09260484A (ja) * | 1996-03-25 | 1997-10-03 | Toshiba Corp | 半導体装置の製造方法 |
| US5780346A (en) * | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
| US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
| KR100274601B1 (ko) * | 1997-11-11 | 2001-02-01 | 윤종용 | 반도체장치의식각마스크형성방법 |
| US6146970A (en) * | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
-
1998
- 1998-04-16 KR KR1019980013554A patent/KR100280106B1/ko not_active IP Right Cessation
-
1999
- 1999-04-14 US US09/290,890 patent/US6326282B1/en not_active Expired - Lifetime
- 1999-04-15 JP JP10854399A patent/JP4573922B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-10 US US09/948,799 patent/US6844240B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897277A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09283612A (ja) * | 1995-11-30 | 1997-10-31 | Hyundai Electron Ind Co Ltd | 半導体素子のフィールド酸化膜形成方法 |
Also Published As
| Publication number | Publication date |
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