JP4649006B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4649006B2 JP4649006B2 JP20384999A JP20384999A JP4649006B2 JP 4649006 B2 JP4649006 B2 JP 4649006B2 JP 20384999 A JP20384999 A JP 20384999A JP 20384999 A JP20384999 A JP 20384999A JP 4649006 B2 JP4649006 B2 JP 4649006B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- insulating film
- main surface
- isolation region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、トレンチ分離の構造を有する半導体装置の改良に関するものである。
【０００２】
【従来の技術】
半導体素子の縮小化に伴い、素子間分離も微小になってきている。シリコン基板を熱酸化して分離領域を定義する、いわゆるLOCOS(Local Oxidation of Silicon)法には必ず大きなバーズビークが存在し、分離領域に挟まれた微細な活性領域は、このバーズビークにより消失する欠点があった。これを解決するためにはトレンチ分離法を使用してバーズビークを抑制することが一般的な解決策であることが広く知られている。
【０００３】
トレンチ分離はシリコン基板に設けられた溝に、絶縁膜を埋込むものであり、埋込後にはシリコン主表面近傍まで、絶縁膜をエッチングする。埋込酸化膜の平坦化にはドライエッチングやCMP法が広く用いられている。
実際の半導体装置では、図２３に示すように半導体基板１０の活性領域１１と分離領域２１ａが混在しているが、分離領域２１ａを形成する埋込酸化膜が活性領域１１の主表面より上げるようにしている。２１ｂは、バーズビークを示す。この構造では、LOCOS分離同様に分離酸化膜がシリコン基板１０より上げることにより寄生MOS発生の抑制が可能であること、トレンチ開口部端のエッジ形状が急峻になる場合などでゲートとの耐圧低下を防ぐことが可能であった。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来のものでは、次のような課題があった。
図２４は、従来の半導体装置のゲート幅の方向での断面図を表している。図中の矢印が示すように、従来例では、実効的なゲート幅が狭くなり、ドレイン電流が減少する。
また、図２５は、従来の他の半導体装置のゲート幅の方向での断面図を表している。このような従来例では、半導体基板１０の例えばｐ型層１５の上にｎ型層１６が形成される。このとき、サリサイド８の下のｎ型層（逆導電型の層）の接合エッジが接近しているため、空乏層がサリサイドに近づきやすく耐圧が低下する。
【０００５】
従来のトレンチ分離は以上のような構造を取っていたため、狭チヤネル効果が表れやすく、微細化していくにつれトランジスタの閾値が上昇しやすく、閾値が制御困難でドレイン電流が流れなくなるなど、動作不能の状態になったりしがちであった。
【０００６】
この発明は、以上のような従来の課題を解決するためになされたもので、トランジスタのドレイン電流の減少などを防止し改善された半導体装置とその製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置は、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
前記トレンチ分離領域は、前記半導体基板に接するとともに前記半導体基板の主表面から所定高さ落ち込んだ第1の絶縁膜と、この第1の絶縁膜の内側を埋めるとともに、前記第１の絶縁膜より高い表面を有する埋込材とを含み、
前記第１の絶縁膜は、前記埋込材と異なる材料を含む
ものである。
【０００８】
また、この発明の請求項２に係る半導体装置は、請求項１に記載のものにおいて、
前記トレンチ分離領域は、前記トレンチ分離領域が前記半導体基板と接する部分において所定高さ落ち込むように形成された外縁部と、前記外縁部より高い主表面部を含む、ものである。
【００１０】
また、この発明の請求項３に係る半導体装置は、請求項１に記載のものにおいて、
前記半導体基板がシリコン基板で、前記第1の絶縁膜は窒素を含み、前記埋込材はシリコン酸化膜である、ものである。
【００１１】
また、この発明の請求項４に係る半導体装置は、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
前記トレンチ分離領域は、前記半導体基板に接する第１の絶縁膜と、この第１の絶縁膜の内側に接して前記半導体基板の主表面から所定高さ落ち込んだ第２の絶縁膜と、前記第２の絶縁膜の内側を埋めるとともに、前記第２の絶縁膜より高い表面を有する埋込材とを含み、
前記第２の絶縁膜は、前記第１の絶縁膜および前記埋込材と異なる材料を含む、
ものである。
【００１２】
また、この発明の請求項５に係る半導体装置は、請求項４に記載のものにおいて、
前記半導体基板がシリコン基板で、前記第１の絶縁膜はシリコン酸化膜、前記第２の絶縁膜は、窒素を含み、前記埋込材はシリコン酸化膜である、ものである。
【００１３】
また、この発明の請求項６に係る半導体装置は、請求項１〜５のいずれかに記載のものにおいて、
前記半導体基板の主表面で上記トレンチ分離領域に近接する所定の領域にサリサイドを形成し、前記トレンチ分離領域が落ち込んだ部分の前記半導体基板の表面に前記サリサイドに隣接する第３の絶縁膜を形成した、ものである。
【００１４】
また、この発明の請求項７に係る半導体装置は、請求項６に記載のものにおいて、
前記トレンチ分離領域が落ち込んだ部分を前記第３の絶縁膜で充填した、ものである。
【００１５】
また、この発明の請求項８に係る半導体装置は、請求項１〜７のいずれかに記載のものにおいて、
前記ゲート絶縁膜と、前記ゲート電極は、前記曲面に沿って前記半導体基板の主表面から前記側面にかけて曲面を形成する、ものである。
【００１６】
また、この発明の請求項９に係る半導体装置は、請求項１〜８のいずれかに記載のものにおいて、
前記半導体基板の異なる所定深さにイオン注入により複数の不純物層を形成した、ものである。
【００１７】
また、この発明の請求項１０に係る半導体装置は、請求項８に記載のものにおいて、
前記ゲート絶縁膜および前記ゲート電極は、前記半導体基板の主表面から、前記トレンチ分離領域の表面上に連続して形成された、ものである。
【００２２】
【発明の実施の形態】
以下に本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化または省略する場合がある。
実施の形態１．
図１および図２は、本発明実施の形態１による半導体装置の部分図を示すもので、図１は平面図、図２は図１のＩＩ‐ＩＩ線の断面図を示すものである。
図１及び図２において、１０は半導体基板であり、例えばシリコン基板、１１はその活性領域、２０はトレンチ、２１はトレンチ分離領域を形成する埋込材である。本実施の形態では、図２の断面図に示すように、トレンチ埋込材２１の表面全体が半導体基板１０の主表面より所定量低くなっているのが特徴である。この所定量落込ませる段差は、２〜５ｎｍ程度とする。そして、ゲート酸化後にもこの落込み段差が残るようにする。
【００２３】
また、トレンチ２０の断面は、図２に示すように、下側に狭まり、上側に広がった形状になっている。
また、半導体基板１０の主表面と、半導体基板１０がトレンチ埋込材２１に接する側面とは鈍角を形成し、かつその主表面から側面にかけて曲面を形成している。すなわち、トレンチ開口部では、半導体基板のエッジが丸められている。
【００２４】
図３および図４は、本実施の形態によるMOSFETの構造を示す図で、図３は平面図、図４は図３のＩＶ-ＩＶ線の断面図を示す。
図３および図４において、１２はソースまたはドレイン領域、１３はソースまたはドレインコンタクト、３０はゲート絶縁膜（酸化膜）、４０はゲート電極を示す。
図２および図４に示すようなMOSFETへの適用例によれば、MOSFET の駆動能力を上げることができる。
なお、ゲート電極４０は、図示したような単層のみならず、例えばポリサイドのような２層以上の構造を持っていてもよい。
【００２５】
図５は、この実施の形態における半導体装置のゲート幅の方向での断面図を表している。
図中の矢印が示すように、本実施の形態では、図２４に示した従来例に比べて、実効的なゲート幅が広くなっており、その分ドレイン電流が増加する。また、バックバイアスによる閾値の上昇も抑えられ、ソース抵抗の影響を受けにくいMOSFET が実現できる。
【００２６】
図６は、本実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図６（ａ）に示すように、半導体基板１０の表面に例えば窒化膜５０（あるいは酸化膜）のマスクを形成し、このマスクパターンを介してトレンチエッチを行ってトレンチ２０を形成し、トレンチ内壁を酸化し、さらに埋込材（酸化膜）６０を堆積させる。
次に図６（ａ）のものから、ドライエッチやCMPにより余分な埋込材６０を除去して図６（ｂ）に示す形状を形成する。次に、図６（ｂ）のものから、フツ酸で埋込材６０の上層部を一部落とし、図６（ｃ）に示す形状を形成する。
次に、図６（ｃ）のものから、熱リン酸で窒化膜５０を除去して、図６（ｄ）の形状を形成する。最後に、図６（ｄ）のものから、さらに埋込材６０の上層部をフツ酸で所定量落として図６（ｅ）に示すように、図１で示したと同様な本実施の形態の形状を得る。なお、埋込材６０の基板表面からの所定量の落込み段差は、２〜５ｎｍ程度とし、ゲート酸化後にも段差が残るようにする。
【００２７】
ここで、シリコン基板１０の不純物については特定していないが、例えばトレンチ内壁を酸化した後で斜めイオン注入によりドーピングを行ってもよいし、最初に窒化膜／酸化膜マスクを堆積する前にドーピングを熱処理で深く拡散させてもよい。
【００２８】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の主表面に活性領域を分離するトレンチ埋込材（トレンチ分離領域）２１を備えている。そして、トレンチ埋込材の表面が少なくとも半導体基板１０に接する部分では、半導体基板の主表面より所定高さ落ち込むように形成している。
また、半導体基板１０の主表面上にゲート絶縁膜（酸化膜）３０を形成し、この絶縁膜３０およびトレンチ埋込材２１の表面上に連続してゲート電極（導電膜）４０を形成している。
【００２９】
この実施の形態によれば、トランジスタのドレイン電流（Id）の増加、トランジスタの基板効果低減、さらには応力・界面準位の抑制を図ることができる。
【００３０】
実施の形態２．
図７は、本発明の実施の形態２による半導体装置を説明するための断面図である。図４と同様に、図３の平面図のＩＶ−ＩＶ線における断面に対応する。この実施の形態は、実施の形態１を更に改良したものである。
図７において、１４ａ，１４ｂ，１４ｃは、半導体基板１０の中の異なる深さに形成された特定の不純物層を示している。
このように、この実施の形態では、トレンチ２０の設けられたシリコン基板１０中の不純物濃度を不均一にしていることが特徴である。トレンチ２０を完成させたあと、イオン注入によって不純物層１４ａ，１４ｂ，１４ｃ（イオン注入層）を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。なお、イオン注入層は２層以上なら何層でもよい。
また、半導体基板１０にエピタキシャル成長基板を使ってもよい。
【００３１】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の異なる所定深さにイオン注入により複数の不純物層１４ａ，１４ｂ，１４ｃを形成している。
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、さらには応力・界面準位の抑制を図ることができる。
【００３２】
実施の形態３．
図８および図９は、この発明の実施の形態３による半導体装置を説明するための図であり、図８はMOSFETを形成した半導体装置の平面図、図９は図８のＩＸ−ＩＸ線の断面図を示す。ただし、図８は、サイドウォールおよびサリサイド形成前の平面図である。
図８および図９において、１２はソースまたはドレイン領域、１３はソースまたはドレインコンタクト、３０はゲート絶縁膜（酸化膜）、４０はゲート電極、７０はゲート電極４０の側面のサイドウォール、７１はサイドウォール７０と共に形成された絶縁膜（半導体基板１０の側面のサイドウォール）、８０はサリサイドである。
この実施の形態は、実施の形態１にサリサイドを適用したものである。
サリサイド８０は、Ti，Co，Ni，Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板１０を反応させて、サリイサイド構造を作るものである。
【００３３】
この実施の形態では従来例でみられたような接合耐圧の劣化がみられなくなる特徴がある。
図１０で説明する。図１０は、この実施の形態による半導体装置の動作を説明するための部分拡大断面図である。
図１０において、１０は半導体基板、１１はその活性領域、１５はそのうちの例えばｐ型基板領域、１６は活性領域１１のうちのｎ型導電層、２０はトレンチ、２１はトレンチ埋込材、７１は絶縁膜、８０はサリイサイドを示す。
図１０に示すように、この実施の形態では、トレンチ埋込材２１がトレンチ２０に落ち込んでいるために、逆導電型層であるｎ型導電層１６がトレンチエッジで深く入り、さらに絶縁膜７１が存在するためにサリサイド８０が接合エッジから遠い位置で形成されるため、耐圧が上昇する。
【００３４】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の主表面でトレンチ埋込材２１に近接する所定の領域にサリサイド８０を形成し、トレンチ埋込材２１が落ち込んだ部分の半導体基板１０の表面にサリサイド８０に連続する絶縁膜７１を形成している。
【００３５】
この実施の形態によれば、サリサイドの接合耐圧向上、および応力・界面準位の抑制を図ることができる。
【００３６】
なお、この発明において、図３の構造と図８の構造とは、同一の半導体装置の異なる部分を示している。すなわち、実施の形態１と３とは、同一の半導体装置の異なる部分で実現されるものである。
【００３７】
実施の形態４．
図１１はこの発明の実施の形態４による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１１において、９０はトレンチ外縁部の落ち込みとして形成された凹部を示す。
この実施の形態では、トレンチ埋込材２１の表面は、半導体基板１０の表面とほぼ同じ高さ（レベル）に形成されているが、半導体基板１０と接する表面の縁部では、半導体基板１０の主表面より低くなるように、凹部９０が形成されている。
【００３８】
図１２は、本実施の形態によるMOSFETの構造を示す断面図である。
図１２に示す半導体装置が、実施の形態１の図３及び図４に示した半導体装置に比べて得られる効果は、ゲート容量の低減が可能であることである。これはトレンチエッジ部以外の大部分の埋込材表面が高くなっていることで、シリコン基板１との寄生容量が減り、半導体装置を全体的に高速化できるためである。
【００３９】
図１３は、この実施の形態における半導体装置の製造方法の一例を説明するたまの断面図である。
図１３（ａ）は、図６（ａ）と同様にトレンチエッチを経て埋込材（酸化膜）６０を堆積した直後である。図１３（ｂ）も図６（ｂ）同様、ドライエッチやCMP法で埋込材６０を平坦化した状態である。次に、図１３（ｃ）のように熱リン酸で窒化膜５０を除去し、さらに図１３（ｄ）のようにフツ酸で埋込材６０を溶解させると、エッジ部が落ち込んだ形状となり凹部９０が容易に形成できる。
【００４０】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材（分離領域）２１の表面が半導体基板１０の主表面とほぼ同じ高さに形成され、トレンチ埋込材２１が半導体基板１０と接する部分においてのみ所定高さ落ち込むように形成されれいる。
【００４１】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制をはかることができる。
【００４２】
実施の形態５．
図１４は、この発明の実施の形態５による半導体装置を説明するための断面図であり、トレンチ横断線での断面図を示す。
図１４において、１４ａ，１４ｂ，１４ｃは、半導体基板１０の中の特定の不純物層を示している。
このように、この実施の形態では、実施の形態４の構造において、トレンチ２０の設けられたシリコン基板１０中の不純物濃度を不均一にしたものである。トレンチ２０を完成させたあと、イオン注入によって不純物層１４ａ，１４ｂ，１４ｃ（イオン注入層）を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。さらに、実施の形態４と同様の効果に加えて、寄生容量の低減を図ることが可能である。
なお、半導体基板１０にエピタキシャル成長基板を使ってもよい。また、イオン注入層は２層以上なら何層でもよい。
【００４３】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。
【００４４】
実施の形態６．
図１５は、この発明の実施の形態６による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１５において、９０はトレンチ外縁部の凹部（落ち込み）を示す。また、７１は、凹部９０を埋めている絶縁膜右（酸化膜）、８０はサリサイドを示す。
この実施の形態は、実施の形態４のものにサリサイドを適用したものである。
【００４５】
図１６は、この実施の形態による半導体装置の動作を説明するための部分拡大図である。
図１６において、１０は半導体基板、１１はその活性領域、１５はそのうちの例えばｐ型基板領域、１６は活性領域１１のうちのｎ型導電層、２０はトレンチ、２１はトレンチ埋込材、９０はトレンチ埋込材エッジの凹部、７１は凹部９０を埋めた酸化膜、８０はサリサイドを示す。
図１６に示すように、この実施の形態では、トレンチ埋込材２１のエッジで凹部９０が形成されて落ち込んでおり、さらにこの凹部に絶縁膜（酸化膜）７１が充填されている。このために、逆導電型層であるｎ型導電層１６がトレンチエッジで深く入り、さらに絶縁膜（酸化膜）７１がこの落込みを塞いでいるため、サリイサイド８０が接合エッジから遠くなり、空乏層が伸びることが可能となり、結果的に耐圧が上昇する。
なお、絶縁膜（酸化膜）７１は、ゲートサイドウォール（酸化膜）７０と同時に形成することができる。
【００４６】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材（分離領域）２１が落ち込んだ部分９０の半導体基板１０の表面にサリサイド８０に連続する絶縁膜７１を形成するとともに、トレンチ埋込材２１が落ち込んだ部分９０を絶縁膜７１で充填している。
【００４７】
この実施の形態によれば、サリサイドの接合耐圧向上、トランスファゲートと基板との間の寄生容量の低減、および応力・界面準位の抑制を図ることができる。
【００４８】
実施の形態７．
図１７は、この発明の実施の形態７による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１７において、２０はトレンチ、２１は埋込材（酸化膜）、１０１は窒化膜、９１はトレンチエッチでの凹部（落込み）を示す。
【００４９】
図１８は、この実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図１８（ａ）を参照して、半導体基板１０に窒化膜５０をマスクとしてトレンチ２０を形成し、窒化膜１００をトレンチ内壁に直接堆積する。さら図１８（ｂ）に示すように、この上に埋込材（酸化膜）６０を堆積する。
【００５０】
次に、ドライエッチバックやCMPで埋込材（酸化膜）６０をエッチバックして、図１８（ｃ）に示す形状にする。さらに図１８（ｄ）において熱リン酸で窒化膜５０を除去するとともに、窒化膜１００を所定量除去する。このとき、内壁に埋め込まれた窒化膜１００が落ち込んで凹部９１を形成し、窒化膜１０１の形状ができあがる。
このように、この実施の形態ではトレンチ内部の埋込材料を２種類使うことを特徴としている。これにより、例えば埋込材（酸化膜）６０と窒化膜１００とのエッチングレートの違いによりトレンチエッジでの凹部（落ち込み）９１を実現している。
【００５１】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板１０に接するとともに半導体基板１０の主表面から所定高さ落ち込んだ窒化膜（第1の絶縁膜）１０１と、この窒化膜１０１の内側を埋める埋込材２１とで形成している。
【００５２】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【００５３】
実施の形態８．
図１９は、この発明の実施の形態８による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
この実施の形態は、実施の形態７に、実施の形態３で説明したサリサイドを適用したものである。
図１９において、１０１はトレンチ内面に形成した窒化膜、２１はその内側に形成したトレンチ埋込材（トレンチ酸化膜）、９１は窒化膜１０１の落込みにより形成した凹部、７１はこの凹部を埋めた絶縁膜（酸化膜）、８０はサリサイドである。
サリサイド８０は、Ti，Co，Ni，Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板１０を反応させて、サリイサイド構造を作るものである。
このような構造により、実施の形態３のサリサイドによる効果と、実施の形態７のトレンチエッジの落込みによる効果とを重畳した効果をあげることができ、一層耐圧を上げることができる。
なお、エッチングレートの異なる材料なら他の組み合わせでもよい。
【００５４】
この実施の形態によれば、サリサイドの接合耐圧向上、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【００５５】
実施の形態９．
図２０は、この発明の実施の形態９による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図２０において、２０はトレンチ、１１０はトレンチ２０の内面に形成された薄い絶縁膜（酸化膜）、１０１は絶縁膜（酸化膜）１１０の内側に形成された窒化膜、２１は窒化膜１０１の内側を埋めたトレンチ埋込材を示す。また、９２は、窒化膜１０１の落込みにより形成されたトレンチエッジの凹部を示す。
この実施の形態は、トレンチ埋込を３層化したものである。これは実施の形態８のようにトレンチ埋込が２層の場合、窒化膜１０１が直接トレンチエッジに張り付くため、内壁での応力や界面準位などが生じる可能性があるが、この実施の形態のように３層にすればこれを防ぐことが可能である。
【００５６】
図２１は、この実施の形態における半導体装置の製造方法の一例を説明するための断面図である。
図２１（ａ）は、半導体基板１０を窒化膜５０をマスクとしてトレンチエッチした後、トレンチ内壁酸化を行い、さらに窒化膜１００を堆積した状態を示している。これに埋込材（酸化膜）６０を図２１（ｂ）のごとく堆積し、さらに図２１（ｃ）のようにエッチバックを行う。最後に図２１（ｄ）のように熱リン酸で窒化膜５０を除去するとともに、窒化膜１００を所定量除去して落込み９２を形成し、窒化膜１０１を残し、最終形状である図２０に示した構造を得る。
【００５７】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板１０に接する厚さの薄い絶縁膜（第１の絶縁膜）１１０（酸化膜）と、この薄い絶縁膜１１０の内側に接して形成するとともに半導体基板１０の主表面から所定高さ落ち込んだ窒化膜（第２の絶縁膜）１０１と、窒化膜１０１の内側を埋める埋込材２１とで形成している。
【００５８】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。
【００５９】
実施の形態１０．
図２２は、この発明の実施の形態１０による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
図２２において、２０はトレンチ、１１０はトレンチ内面を覆う薄い絶縁膜（酸化膜）、１０１はその内面を覆う窒化膜、２１はトレンチ埋込材、９２はトレンチエッジの凹部（落込み）、７１は凹部９２を埋めた絶縁膜（酸化膜）、８０はサリサイドを示す。
この実施の形態は、実施の形態９にサリサイドを適用したものである。このような複合構造によって、さらに耐圧を上昇させる効果がある。
【００６０】
【発明の効果】
以上説明したように、この発明によればトレンチ分離構造を改善し、トランジスタのドレイン電流の増加、あるいは、接合耐圧の向上などを図った改善された特性を有する半導体装置とその製造方法を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の部分平面図。
【図２】 図１のトレンチ部分断面図。
【図３】 本発明の実施の形態１によるMOSFET半導体装置の部分平面図。
【図４】 図３のトレンチ横断線に沿った断面図。
【図５】 実施の形態１の作用を説明する断面図。
【図６】 本発明の実施の形態１の製造方法を示す断面図。
【図７】 本発明の実施の形態２による半導体装置の部分断面図。
【図８】 本発明の実施の形態３によるMOSFET半導体装置の部分平面図。
【図９】 図８のトレンチ横断線に沿った断面図。
【図１０】 本発明の実施の形態３による半導体装置の作用を説明する断面図。
【図１１】 本発明の実施の形態４による半導体装置の部分平面図。
【図１２】 本発明の実施の形態４によるMOSFET半導体装置の部分断面図。
【図１３】 本発明の実施の形態４の製造方法を示す断面図。
【図１４】 本発明の実施の形態５によるMOSFET半導体装置の部分断面図。
【図１５】 本発明の実施の形態６によるMOSFET半導体装置の部分断面図。
【図１６】 本発明の実施の形態６による半導体装置の動作を説明する部分断面図。
【図１７】 本発明の実施の形態７による半導体装置の部分断面図。
【図１８】 本発明の実施の形態７の製造方法を示す断面図。
【図１９】 本発明の実施の形態８によるMOSFET半導体装置の部分断面図。
【図２０】 本発明の実施の形態９による半導体装置の部分断面図。
【図２１】 本発明の実施の形態９の製造方法を示す断面図。
【図２２】 本発明の実施の形態１０によるMOSFET半導体装置の部分断面図。
【図２３】 従来例の半導体装置のトレンチ横断線に沿った部分断面図。
【図２４】 従来例の半導体装置の動作を説明するためのトレンチ部分断面図。
【図２５】 従来例のMOSFET半導体装置の部分断面図。
【符号の説明】
１０ 半導体基板、 １１ 活性領域、 １２ ソースまたはドレイン領域、１３ ソースまたはドレインコンタクト、 １４ａ，１４ｂ，１４ｃ 不純物層（イオン注入層）、 １５ ｐ型基板領域、 １６ ｎ型導電層、 ２０ トレンチ、 ２１ トレンチ埋込材（トレンチ分離領域）、 ３０ ゲート絶縁膜、 ４０ ゲート電極、 ５０ 窒化膜、 ６０ 埋込材、 ７０ サイドウォール、 ７１ 絶縁膜、 ８０ サリサイド、 ９０，９１，９２ 落込（凹部）、 １００，１０１ 窒化膜。
【発明の属する技術分野】
この発明は、トレンチ分離の構造を有する半導体装置の改良に関するものである。
【０００２】
【従来の技術】
半導体素子の縮小化に伴い、素子間分離も微小になってきている。シリコン基板を熱酸化して分離領域を定義する、いわゆるLOCOS(Local Oxidation of Silicon)法には必ず大きなバーズビークが存在し、分離領域に挟まれた微細な活性領域は、このバーズビークにより消失する欠点があった。これを解決するためにはトレンチ分離法を使用してバーズビークを抑制することが一般的な解決策であることが広く知られている。
【０００３】
トレンチ分離はシリコン基板に設けられた溝に、絶縁膜を埋込むものであり、埋込後にはシリコン主表面近傍まで、絶縁膜をエッチングする。埋込酸化膜の平坦化にはドライエッチングやCMP法が広く用いられている。
実際の半導体装置では、図２３に示すように半導体基板１０の活性領域１１と分離領域２１ａが混在しているが、分離領域２１ａを形成する埋込酸化膜が活性領域１１の主表面より上げるようにしている。２１ｂは、バーズビークを示す。この構造では、LOCOS分離同様に分離酸化膜がシリコン基板１０より上げることにより寄生MOS発生の抑制が可能であること、トレンチ開口部端のエッジ形状が急峻になる場合などでゲートとの耐圧低下を防ぐことが可能であった。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来のものでは、次のような課題があった。
図２４は、従来の半導体装置のゲート幅の方向での断面図を表している。図中の矢印が示すように、従来例では、実効的なゲート幅が狭くなり、ドレイン電流が減少する。
また、図２５は、従来の他の半導体装置のゲート幅の方向での断面図を表している。このような従来例では、半導体基板１０の例えばｐ型層１５の上にｎ型層１６が形成される。このとき、サリサイド８の下のｎ型層（逆導電型の層）の接合エッジが接近しているため、空乏層がサリサイドに近づきやすく耐圧が低下する。
【０００５】
従来のトレンチ分離は以上のような構造を取っていたため、狭チヤネル効果が表れやすく、微細化していくにつれトランジスタの閾値が上昇しやすく、閾値が制御困難でドレイン電流が流れなくなるなど、動作不能の状態になったりしがちであった。
【０００６】
この発明は、以上のような従来の課題を解決するためになされたもので、トランジスタのドレイン電流の減少などを防止し改善された半導体装置とその製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置は、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
前記トレンチ分離領域は、前記半導体基板に接するとともに前記半導体基板の主表面から所定高さ落ち込んだ第1の絶縁膜と、この第1の絶縁膜の内側を埋めるとともに、前記第１の絶縁膜より高い表面を有する埋込材とを含み、
前記第１の絶縁膜は、前記埋込材と異なる材料を含む
ものである。
【０００８】
また、この発明の請求項２に係る半導体装置は、請求項１に記載のものにおいて、
前記トレンチ分離領域は、前記トレンチ分離領域が前記半導体基板と接する部分において所定高さ落ち込むように形成された外縁部と、前記外縁部より高い主表面部を含む、ものである。
【００１０】
また、この発明の請求項３に係る半導体装置は、請求項１に記載のものにおいて、
前記半導体基板がシリコン基板で、前記第1の絶縁膜は窒素を含み、前記埋込材はシリコン酸化膜である、ものである。
【００１１】
また、この発明の請求項４に係る半導体装置は、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
前記トレンチ分離領域は、前記半導体基板に接する第１の絶縁膜と、この第１の絶縁膜の内側に接して前記半導体基板の主表面から所定高さ落ち込んだ第２の絶縁膜と、前記第２の絶縁膜の内側を埋めるとともに、前記第２の絶縁膜より高い表面を有する埋込材とを含み、
前記第２の絶縁膜は、前記第１の絶縁膜および前記埋込材と異なる材料を含む、
ものである。
【００１２】
また、この発明の請求項５に係る半導体装置は、請求項４に記載のものにおいて、
前記半導体基板がシリコン基板で、前記第１の絶縁膜はシリコン酸化膜、前記第２の絶縁膜は、窒素を含み、前記埋込材はシリコン酸化膜である、ものである。
【００１３】
また、この発明の請求項６に係る半導体装置は、請求項１〜５のいずれかに記載のものにおいて、
前記半導体基板の主表面で上記トレンチ分離領域に近接する所定の領域にサリサイドを形成し、前記トレンチ分離領域が落ち込んだ部分の前記半導体基板の表面に前記サリサイドに隣接する第３の絶縁膜を形成した、ものである。
【００１４】
また、この発明の請求項７に係る半導体装置は、請求項６に記載のものにおいて、
前記トレンチ分離領域が落ち込んだ部分を前記第３の絶縁膜で充填した、ものである。
【００１５】
また、この発明の請求項８に係る半導体装置は、請求項１〜７のいずれかに記載のものにおいて、
前記ゲート絶縁膜と、前記ゲート電極は、前記曲面に沿って前記半導体基板の主表面から前記側面にかけて曲面を形成する、ものである。
【００１６】
また、この発明の請求項９に係る半導体装置は、請求項１〜８のいずれかに記載のものにおいて、
前記半導体基板の異なる所定深さにイオン注入により複数の不純物層を形成した、ものである。
【００１７】
また、この発明の請求項１０に係る半導体装置は、請求項８に記載のものにおいて、
前記ゲート絶縁膜および前記ゲート電極は、前記半導体基板の主表面から、前記トレンチ分離領域の表面上に連続して形成された、ものである。
【００２２】
【発明の実施の形態】
以下に本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化または省略する場合がある。
実施の形態１．
図１および図２は、本発明実施の形態１による半導体装置の部分図を示すもので、図１は平面図、図２は図１のＩＩ‐ＩＩ線の断面図を示すものである。
図１及び図２において、１０は半導体基板であり、例えばシリコン基板、１１はその活性領域、２０はトレンチ、２１はトレンチ分離領域を形成する埋込材である。本実施の形態では、図２の断面図に示すように、トレンチ埋込材２１の表面全体が半導体基板１０の主表面より所定量低くなっているのが特徴である。この所定量落込ませる段差は、２〜５ｎｍ程度とする。そして、ゲート酸化後にもこの落込み段差が残るようにする。
【００２３】
また、トレンチ２０の断面は、図２に示すように、下側に狭まり、上側に広がった形状になっている。
また、半導体基板１０の主表面と、半導体基板１０がトレンチ埋込材２１に接する側面とは鈍角を形成し、かつその主表面から側面にかけて曲面を形成している。すなわち、トレンチ開口部では、半導体基板のエッジが丸められている。
【００２４】
図３および図４は、本実施の形態によるMOSFETの構造を示す図で、図３は平面図、図４は図３のＩＶ-ＩＶ線の断面図を示す。
図３および図４において、１２はソースまたはドレイン領域、１３はソースまたはドレインコンタクト、３０はゲート絶縁膜（酸化膜）、４０はゲート電極を示す。
図２および図４に示すようなMOSFETへの適用例によれば、MOSFET の駆動能力を上げることができる。
なお、ゲート電極４０は、図示したような単層のみならず、例えばポリサイドのような２層以上の構造を持っていてもよい。
【００２５】
図５は、この実施の形態における半導体装置のゲート幅の方向での断面図を表している。
図中の矢印が示すように、本実施の形態では、図２４に示した従来例に比べて、実効的なゲート幅が広くなっており、その分ドレイン電流が増加する。また、バックバイアスによる閾値の上昇も抑えられ、ソース抵抗の影響を受けにくいMOSFET が実現できる。
【００２６】
図６は、本実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図６（ａ）に示すように、半導体基板１０の表面に例えば窒化膜５０（あるいは酸化膜）のマスクを形成し、このマスクパターンを介してトレンチエッチを行ってトレンチ２０を形成し、トレンチ内壁を酸化し、さらに埋込材（酸化膜）６０を堆積させる。
次に図６（ａ）のものから、ドライエッチやCMPにより余分な埋込材６０を除去して図６（ｂ）に示す形状を形成する。次に、図６（ｂ）のものから、フツ酸で埋込材６０の上層部を一部落とし、図６（ｃ）に示す形状を形成する。
次に、図６（ｃ）のものから、熱リン酸で窒化膜５０を除去して、図６（ｄ）の形状を形成する。最後に、図６（ｄ）のものから、さらに埋込材６０の上層部をフツ酸で所定量落として図６（ｅ）に示すように、図１で示したと同様な本実施の形態の形状を得る。なお、埋込材６０の基板表面からの所定量の落込み段差は、２〜５ｎｍ程度とし、ゲート酸化後にも段差が残るようにする。
【００２７】
ここで、シリコン基板１０の不純物については特定していないが、例えばトレンチ内壁を酸化した後で斜めイオン注入によりドーピングを行ってもよいし、最初に窒化膜／酸化膜マスクを堆積する前にドーピングを熱処理で深く拡散させてもよい。
【００２８】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の主表面に活性領域を分離するトレンチ埋込材（トレンチ分離領域）２１を備えている。そして、トレンチ埋込材の表面が少なくとも半導体基板１０に接する部分では、半導体基板の主表面より所定高さ落ち込むように形成している。
また、半導体基板１０の主表面上にゲート絶縁膜（酸化膜）３０を形成し、この絶縁膜３０およびトレンチ埋込材２１の表面上に連続してゲート電極（導電膜）４０を形成している。
【００２９】
この実施の形態によれば、トランジスタのドレイン電流（Id）の増加、トランジスタの基板効果低減、さらには応力・界面準位の抑制を図ることができる。
【００３０】
実施の形態２．
図７は、本発明の実施の形態２による半導体装置を説明するための断面図である。図４と同様に、図３の平面図のＩＶ−ＩＶ線における断面に対応する。この実施の形態は、実施の形態１を更に改良したものである。
図７において、１４ａ，１４ｂ，１４ｃは、半導体基板１０の中の異なる深さに形成された特定の不純物層を示している。
このように、この実施の形態では、トレンチ２０の設けられたシリコン基板１０中の不純物濃度を不均一にしていることが特徴である。トレンチ２０を完成させたあと、イオン注入によって不純物層１４ａ，１４ｂ，１４ｃ（イオン注入層）を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。なお、イオン注入層は２層以上なら何層でもよい。
また、半導体基板１０にエピタキシャル成長基板を使ってもよい。
【００３１】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の異なる所定深さにイオン注入により複数の不純物層１４ａ，１４ｂ，１４ｃを形成している。
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、さらには応力・界面準位の抑制を図ることができる。
【００３２】
実施の形態３．
図８および図９は、この発明の実施の形態３による半導体装置を説明するための図であり、図８はMOSFETを形成した半導体装置の平面図、図９は図８のＩＸ−ＩＸ線の断面図を示す。ただし、図８は、サイドウォールおよびサリサイド形成前の平面図である。
図８および図９において、１２はソースまたはドレイン領域、１３はソースまたはドレインコンタクト、３０はゲート絶縁膜（酸化膜）、４０はゲート電極、７０はゲート電極４０の側面のサイドウォール、７１はサイドウォール７０と共に形成された絶縁膜（半導体基板１０の側面のサイドウォール）、８０はサリサイドである。
この実施の形態は、実施の形態１にサリサイドを適用したものである。
サリサイド８０は、Ti，Co，Ni，Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板１０を反応させて、サリイサイド構造を作るものである。
【００３３】
この実施の形態では従来例でみられたような接合耐圧の劣化がみられなくなる特徴がある。
図１０で説明する。図１０は、この実施の形態による半導体装置の動作を説明するための部分拡大断面図である。
図１０において、１０は半導体基板、１１はその活性領域、１５はそのうちの例えばｐ型基板領域、１６は活性領域１１のうちのｎ型導電層、２０はトレンチ、２１はトレンチ埋込材、７１は絶縁膜、８０はサリイサイドを示す。
図１０に示すように、この実施の形態では、トレンチ埋込材２１がトレンチ２０に落ち込んでいるために、逆導電型層であるｎ型導電層１６がトレンチエッジで深く入り、さらに絶縁膜７１が存在するためにサリサイド８０が接合エッジから遠い位置で形成されるため、耐圧が上昇する。
【００３４】
以上説明したように、本実施の形態の半導体装置は、半導体基板１０の主表面でトレンチ埋込材２１に近接する所定の領域にサリサイド８０を形成し、トレンチ埋込材２１が落ち込んだ部分の半導体基板１０の表面にサリサイド８０に連続する絶縁膜７１を形成している。
【００３５】
この実施の形態によれば、サリサイドの接合耐圧向上、および応力・界面準位の抑制を図ることができる。
【００３６】
なお、この発明において、図３の構造と図８の構造とは、同一の半導体装置の異なる部分を示している。すなわち、実施の形態１と３とは、同一の半導体装置の異なる部分で実現されるものである。
【００３７】
実施の形態４．
図１１はこの発明の実施の形態４による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１１において、９０はトレンチ外縁部の落ち込みとして形成された凹部を示す。
この実施の形態では、トレンチ埋込材２１の表面は、半導体基板１０の表面とほぼ同じ高さ（レベル）に形成されているが、半導体基板１０と接する表面の縁部では、半導体基板１０の主表面より低くなるように、凹部９０が形成されている。
【００３８】
図１２は、本実施の形態によるMOSFETの構造を示す断面図である。
図１２に示す半導体装置が、実施の形態１の図３及び図４に示した半導体装置に比べて得られる効果は、ゲート容量の低減が可能であることである。これはトレンチエッジ部以外の大部分の埋込材表面が高くなっていることで、シリコン基板１との寄生容量が減り、半導体装置を全体的に高速化できるためである。
【００３９】
図１３は、この実施の形態における半導体装置の製造方法の一例を説明するたまの断面図である。
図１３（ａ）は、図６（ａ）と同様にトレンチエッチを経て埋込材（酸化膜）６０を堆積した直後である。図１３（ｂ）も図６（ｂ）同様、ドライエッチやCMP法で埋込材６０を平坦化した状態である。次に、図１３（ｃ）のように熱リン酸で窒化膜５０を除去し、さらに図１３（ｄ）のようにフツ酸で埋込材６０を溶解させると、エッジ部が落ち込んだ形状となり凹部９０が容易に形成できる。
【００４０】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材（分離領域）２１の表面が半導体基板１０の主表面とほぼ同じ高さに形成され、トレンチ埋込材２１が半導体基板１０と接する部分においてのみ所定高さ落ち込むように形成されれいる。
【００４１】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制をはかることができる。
【００４２】
実施の形態５．
図１４は、この発明の実施の形態５による半導体装置を説明するための断面図であり、トレンチ横断線での断面図を示す。
図１４において、１４ａ，１４ｂ，１４ｃは、半導体基板１０の中の特定の不純物層を示している。
このように、この実施の形態では、実施の形態４の構造において、トレンチ２０の設けられたシリコン基板１０中の不純物濃度を不均一にしたものである。トレンチ２０を完成させたあと、イオン注入によって不純物層１４ａ，１４ｂ，１４ｃ（イオン注入層）を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。さらに、実施の形態４と同様の効果に加えて、寄生容量の低減を図ることが可能である。
なお、半導体基板１０にエピタキシャル成長基板を使ってもよい。また、イオン注入層は２層以上なら何層でもよい。
【００４３】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。
【００４４】
実施の形態６．
図１５は、この発明の実施の形態６による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１５において、９０はトレンチ外縁部の凹部（落ち込み）を示す。また、７１は、凹部９０を埋めている絶縁膜右（酸化膜）、８０はサリサイドを示す。
この実施の形態は、実施の形態４のものにサリサイドを適用したものである。
【００４５】
図１６は、この実施の形態による半導体装置の動作を説明するための部分拡大図である。
図１６において、１０は半導体基板、１１はその活性領域、１５はそのうちの例えばｐ型基板領域、１６は活性領域１１のうちのｎ型導電層、２０はトレンチ、２１はトレンチ埋込材、９０はトレンチ埋込材エッジの凹部、７１は凹部９０を埋めた酸化膜、８０はサリサイドを示す。
図１６に示すように、この実施の形態では、トレンチ埋込材２１のエッジで凹部９０が形成されて落ち込んでおり、さらにこの凹部に絶縁膜（酸化膜）７１が充填されている。このために、逆導電型層であるｎ型導電層１６がトレンチエッジで深く入り、さらに絶縁膜（酸化膜）７１がこの落込みを塞いでいるため、サリイサイド８０が接合エッジから遠くなり、空乏層が伸びることが可能となり、結果的に耐圧が上昇する。
なお、絶縁膜（酸化膜）７１は、ゲートサイドウォール（酸化膜）７０と同時に形成することができる。
【００４６】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材（分離領域）２１が落ち込んだ部分９０の半導体基板１０の表面にサリサイド８０に連続する絶縁膜７１を形成するとともに、トレンチ埋込材２１が落ち込んだ部分９０を絶縁膜７１で充填している。
【００４７】
この実施の形態によれば、サリサイドの接合耐圧向上、トランスファゲートと基板との間の寄生容量の低減、および応力・界面準位の抑制を図ることができる。
【００４８】
実施の形態７．
図１７は、この発明の実施の形態７による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図１７において、２０はトレンチ、２１は埋込材（酸化膜）、１０１は窒化膜、９１はトレンチエッチでの凹部（落込み）を示す。
【００４９】
図１８は、この実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図１８（ａ）を参照して、半導体基板１０に窒化膜５０をマスクとしてトレンチ２０を形成し、窒化膜１００をトレンチ内壁に直接堆積する。さら図１８（ｂ）に示すように、この上に埋込材（酸化膜）６０を堆積する。
【００５０】
次に、ドライエッチバックやCMPで埋込材（酸化膜）６０をエッチバックして、図１８（ｃ）に示す形状にする。さらに図１８（ｄ）において熱リン酸で窒化膜５０を除去するとともに、窒化膜１００を所定量除去する。このとき、内壁に埋め込まれた窒化膜１００が落ち込んで凹部９１を形成し、窒化膜１０１の形状ができあがる。
このように、この実施の形態ではトレンチ内部の埋込材料を２種類使うことを特徴としている。これにより、例えば埋込材（酸化膜）６０と窒化膜１００とのエッチングレートの違いによりトレンチエッジでの凹部（落ち込み）９１を実現している。
【００５１】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板１０に接するとともに半導体基板１０の主表面から所定高さ落ち込んだ窒化膜（第1の絶縁膜）１０１と、この窒化膜１０１の内側を埋める埋込材２１とで形成している。
【００５２】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【００５３】
実施の形態８．
図１９は、この発明の実施の形態８による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
この実施の形態は、実施の形態７に、実施の形態３で説明したサリサイドを適用したものである。
図１９において、１０１はトレンチ内面に形成した窒化膜、２１はその内側に形成したトレンチ埋込材（トレンチ酸化膜）、９１は窒化膜１０１の落込みにより形成した凹部、７１はこの凹部を埋めた絶縁膜（酸化膜）、８０はサリサイドである。
サリサイド８０は、Ti，Co，Ni，Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板１０を反応させて、サリイサイド構造を作るものである。
このような構造により、実施の形態３のサリサイドによる効果と、実施の形態７のトレンチエッジの落込みによる効果とを重畳した効果をあげることができ、一層耐圧を上げることができる。
なお、エッチングレートの異なる材料なら他の組み合わせでもよい。
【００５４】
この実施の形態によれば、サリサイドの接合耐圧向上、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【００５５】
実施の形態９．
図２０は、この発明の実施の形態９による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図２０において、２０はトレンチ、１１０はトレンチ２０の内面に形成された薄い絶縁膜（酸化膜）、１０１は絶縁膜（酸化膜）１１０の内側に形成された窒化膜、２１は窒化膜１０１の内側を埋めたトレンチ埋込材を示す。また、９２は、窒化膜１０１の落込みにより形成されたトレンチエッジの凹部を示す。
この実施の形態は、トレンチ埋込を３層化したものである。これは実施の形態８のようにトレンチ埋込が２層の場合、窒化膜１０１が直接トレンチエッジに張り付くため、内壁での応力や界面準位などが生じる可能性があるが、この実施の形態のように３層にすればこれを防ぐことが可能である。
【００５６】
図２１は、この実施の形態における半導体装置の製造方法の一例を説明するための断面図である。
図２１（ａ）は、半導体基板１０を窒化膜５０をマスクとしてトレンチエッチした後、トレンチ内壁酸化を行い、さらに窒化膜１００を堆積した状態を示している。これに埋込材（酸化膜）６０を図２１（ｂ）のごとく堆積し、さらに図２１（ｃ）のようにエッチバックを行う。最後に図２１（ｄ）のように熱リン酸で窒化膜５０を除去するとともに、窒化膜１００を所定量除去して落込み９２を形成し、窒化膜１０１を残し、最終形状である図２０に示した構造を得る。
【００５７】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板１０に接する厚さの薄い絶縁膜（第１の絶縁膜）１１０（酸化膜）と、この薄い絶縁膜１１０の内側に接して形成するとともに半導体基板１０の主表面から所定高さ落ち込んだ窒化膜（第２の絶縁膜）１０１と、窒化膜１０１の内側を埋める埋込材２１とで形成している。
【００５８】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。
【００５９】
実施の形態１０．
図２２は、この発明の実施の形態１０による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
図２２において、２０はトレンチ、１１０はトレンチ内面を覆う薄い絶縁膜（酸化膜）、１０１はその内面を覆う窒化膜、２１はトレンチ埋込材、９２はトレンチエッジの凹部（落込み）、７１は凹部９２を埋めた絶縁膜（酸化膜）、８０はサリサイドを示す。
この実施の形態は、実施の形態９にサリサイドを適用したものである。このような複合構造によって、さらに耐圧を上昇させる効果がある。
【００６０】
【発明の効果】
以上説明したように、この発明によればトレンチ分離構造を改善し、トランジスタのドレイン電流の増加、あるいは、接合耐圧の向上などを図った改善された特性を有する半導体装置とその製造方法を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の部分平面図。
【図２】 図１のトレンチ部分断面図。
【図３】 本発明の実施の形態１によるMOSFET半導体装置の部分平面図。
【図４】 図３のトレンチ横断線に沿った断面図。
【図５】 実施の形態１の作用を説明する断面図。
【図６】 本発明の実施の形態１の製造方法を示す断面図。
【図７】 本発明の実施の形態２による半導体装置の部分断面図。
【図８】 本発明の実施の形態３によるMOSFET半導体装置の部分平面図。
【図９】 図８のトレンチ横断線に沿った断面図。
【図１０】 本発明の実施の形態３による半導体装置の作用を説明する断面図。
【図１１】 本発明の実施の形態４による半導体装置の部分平面図。
【図１２】 本発明の実施の形態４によるMOSFET半導体装置の部分断面図。
【図１３】 本発明の実施の形態４の製造方法を示す断面図。
【図１４】 本発明の実施の形態５によるMOSFET半導体装置の部分断面図。
【図１５】 本発明の実施の形態６によるMOSFET半導体装置の部分断面図。
【図１６】 本発明の実施の形態６による半導体装置の動作を説明する部分断面図。
【図１７】 本発明の実施の形態７による半導体装置の部分断面図。
【図１８】 本発明の実施の形態７の製造方法を示す断面図。
【図１９】 本発明の実施の形態８によるMOSFET半導体装置の部分断面図。
【図２０】 本発明の実施の形態９による半導体装置の部分断面図。
【図２１】 本発明の実施の形態９の製造方法を示す断面図。
【図２２】 本発明の実施の形態１０によるMOSFET半導体装置の部分断面図。
【図２３】 従来例の半導体装置のトレンチ横断線に沿った部分断面図。
【図２４】 従来例の半導体装置の動作を説明するためのトレンチ部分断面図。
【図２５】 従来例のMOSFET半導体装置の部分断面図。
【符号の説明】
１０ 半導体基板、 １１ 活性領域、 １２ ソースまたはドレイン領域、１３ ソースまたはドレインコンタクト、 １４ａ，１４ｂ，１４ｃ 不純物層（イオン注入層）、 １５ ｐ型基板領域、 １６ ｎ型導電層、 ２０ トレンチ、 ２１ トレンチ埋込材（トレンチ分離領域）、 ３０ ゲート絶縁膜、 ４０ ゲート電極、 ５０ 窒化膜、 ６０ 埋込材、 ７０ サイドウォール、 ７１ 絶縁膜、 ８０ サリサイド、 ９０，９１，９２ 落込（凹部）、 １００，１０１ 窒化膜。
Claims (10)
- 主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
前記トレンチ分離領域は、前記半導体基板に接するとともに前記半導体基板の主表面から所定高さ落ち込んだ第1の絶縁膜と、この第1の絶縁膜の内側を埋めるとともに、前記第１の絶縁膜より高い表面を有する埋込材とを含み、
前記第１の絶縁膜は、前記埋込材と異なる材料を含む
半導体装置。 - 前記トレンチ分離領域は、前記トレンチ分離領域が前記半導体基板と接する部分において所定高さ落ち込むように形成された外縁部と、前記外縁部より高い主表面部を含む、請求項１に記載の半導体装置。
- 前記半導体基板がシリコン基板で、前記第1の絶縁膜は窒素を含み、前記埋込材はシリコン酸化膜である、請求項１に記載の半導体装置。
- 主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
前記トレンチ分離領域は、前記半導体基板に接する第１の絶縁膜と、この第１の絶縁膜の内側に接して前記半導体基板の主表面から所定高さ落ち込んだ第２の絶縁膜と、前記第２の絶縁膜の内側を埋めるとともに、前記第２の絶縁膜より高い表面を有する埋込材とを含み、
前記第２の絶縁膜は、前記第１の絶縁膜および前記埋込材と異なる材料を含む、半導体装置。 - 前記半導体基板がシリコン基板で、前記第１の絶縁膜はシリコン酸化膜、前記第２の絶縁膜は、窒素を含み、前記埋込材はシリコン酸化膜である、請求項４に記載の半導体装置。
- 前記半導体基板の主表面で上記トレンチ分離領域に近接する所定の領域にサリサイドを形成し、前記トレンチ分離領域が落ち込んだ部分の前記半導体基板の表面に前記サリサイドに隣接する第３の絶縁膜を形成した、請求項１〜５のいずれかに記載の半導体装置。
- 前記トレンチ分離領域が落ち込んだ部分を前記第３の絶縁膜で充填した、請求項６に記載の半導体装置。
- 前記ゲート絶縁膜と、前記ゲート電極は、前記曲面に沿って前記半導体基板の主表面から前記側面にかけて曲面を形成する、請求項１〜７のいずれかに記載の半導体装置。
- 前記半導体基板の異なる所定深さにイオン注入により複数の不純物層を形成した、請求項１〜８のいずれかに記載の半導体装置。
- 前記ゲート絶縁膜および前記ゲート電極は、前記半導体基板の主表面から、前記トレンチ分離領域の表面上に連続して形成された、請求項８に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20384999A JP4649006B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置 |
| US09/514,944 US6452246B1 (en) | 1999-07-16 | 2000-02-28 | Semiconductor device having an improved isolation structure, and method of manufacturing the semiconductor device |
| KR10-2000-0012392A KR100403525B1 (ko) | 1999-07-16 | 2000-03-13 | 반도체 장치 및 그 제조 방법 |
| DE10025210A DE10025210A1 (de) | 1999-07-16 | 2000-05-22 | Halbleitervorrichtung mit Isolationsstruktur und Herstellungsverfahren dafür |
| US10/214,603 US6855615B2 (en) | 1999-07-16 | 2002-08-09 | Method of manufacturing semiconductor device having an improved isolation structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20384999A JP4649006B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010138971A Division JP5549410B2 (ja) | 2010-06-18 | 2010-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035913A JP2001035913A (ja) | 2001-02-09 |
| JP4649006B2 true JP4649006B2 (ja) | 2011-03-09 |
Family
ID=16480724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20384999A Expired - Lifetime JP4649006B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6452246B1 (ja) |
| JP (1) | JP4649006B2 (ja) |
| KR (1) | KR100403525B1 (ja) |
| DE (1) | DE10025210A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033476A (ja) * | 2000-07-13 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100338783B1 (en) * | 2000-10-28 | 2002-06-01 | Samsung Electronics Co Ltd | Semiconductor device having expanded effective width of active region and fabricating method thereof |
| KR100379612B1 (ko) * | 2000-11-30 | 2003-04-08 | 삼성전자주식회사 | 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법 |
| JP2003100861A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US7230312B2 (en) | 2003-12-31 | 2007-06-12 | Micron Technology, Inc. | Transistor having vertical junction edge and method of manufacturing the same |
| US20050158963A1 (en) * | 2004-01-20 | 2005-07-21 | Advanced Micro Devices, Inc. | Method of forming planarized shallow trench isolation |
| US20050205963A1 (en) * | 2004-03-16 | 2005-09-22 | Johnson David A | Integrated anneal cap/ ion implant mask/ trench isolation structure for III-V devices |
| JP4836416B2 (ja) * | 2004-07-05 | 2011-12-14 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR101030295B1 (ko) * | 2004-12-30 | 2011-04-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 검사용 필드 트랜지스터 |
| US7238564B2 (en) * | 2005-03-10 | 2007-07-03 | Taiwan Semiconductor Manufacturing Company | Method of forming a shallow trench isolation structure |
| JP2006278754A (ja) * | 2005-03-29 | 2006-10-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4191203B2 (ja) | 2006-05-01 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| JP4728378B2 (ja) * | 2008-11-10 | 2011-07-20 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2011176348A (ja) * | 2011-04-25 | 2011-09-08 | Renesas Electronics Corp | 半導体装置 |
| US20130285134A1 (en) * | 2012-04-26 | 2013-10-31 | International Business Machines Corporation | Non-volatile memory device formed with etch stop layer in shallow trench isolation region |
| US9564353B2 (en) * | 2013-02-08 | 2017-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with reduced parasitic capacitance and methods of forming the same |
| KR20160092194A (ko) | 2015-01-27 | 2016-08-04 | 박주현 | 터치스크린 융합을 통한 확장성제공 및 사용자편의성 강화된 노트북 |
| US11469302B2 (en) * | 2020-06-11 | 2022-10-11 | Atomera Incorporated | Semiconductor device including a superlattice and providing reduced gate leakage |
| US11569368B2 (en) * | 2020-06-11 | 2023-01-31 | Atomera Incorporated | Method for making semiconductor device including a superlattice and providing reduced gate leakage |
| CN116525533A (zh) * | 2022-01-24 | 2023-08-01 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986241A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02288261A (ja) * | 1989-04-07 | 1990-11-28 | Sgs Thomson Microelectron Inc | 半導体基板の表面に非平面構造を形成する方法 |
| JPH05251552A (ja) * | 1992-03-09 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| JPH08335700A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | Ｍｏｓ電界効果トランジスタ |
| JPH09252129A (ja) * | 1996-03-15 | 1997-09-22 | Sony Corp | 電界効果トランジスタ及びその製造方法 |
| WO1998029905A1 (en) * | 1996-12-31 | 1998-07-09 | Intel Corporation | N2o nitrided-oxide trench sidewalls to prevent boron outdiffusion and decrease stress |
| JPH10223747A (ja) * | 1997-02-06 | 1998-08-21 | Nec Corp | 半導体装置の製造方法 |
| JPH11177084A (ja) * | 1997-12-05 | 1999-07-02 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57149750A (en) * | 1981-03-12 | 1982-09-16 | Nippon Telegr & Teleph Corp <Ntt> | Element isolating method |
| JPH02113548A (ja) | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0467648A (ja) | 1990-07-09 | 1992-03-03 | Matsushita Electron Corp | 半導体装置の製造方法 |
| KR960039277A (ko) | 1995-04-27 | 1996-11-21 | 김광호 | 반도체장치의 활성영역과 트랜치형 필드영역경계의 형성방법 및 구조 |
| WO1997006558A1 (en) | 1995-08-09 | 1997-02-20 | Advanced Micro Devices, Inc. | Process for rounding corners in trench isolation |
| US5933748A (en) * | 1996-01-22 | 1999-08-03 | United Microelectronics Corp. | Shallow trench isolation process |
| KR980012599A (ko) * | 1996-07-29 | 1998-04-30 | 김광호 | 샐리사이드 공정기술을 사용하는 트랜지스터 형성방법 |
| JP4138035B2 (ja) | 1996-08-23 | 2008-08-20 | 株式会社東芝 | 半導体装置 |
| US5858866A (en) | 1996-11-22 | 1999-01-12 | International Business Machines Corportation | Geometrical control of device corner threshold |
| KR100238244B1 (ko) * | 1996-12-17 | 2000-01-15 | 윤종용 | 트랜치 소자분리방법 |
| KR100230817B1 (ko) | 1997-03-24 | 1999-11-15 | 김영환 | 반도체 소자의 셜로우 트렌치 아이솔레이션 방법 |
| JP3904676B2 (ja) * | 1997-04-11 | 2007-04-11 | 株式会社ルネサステクノロジ | トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造 |
| US5863827A (en) * | 1997-06-03 | 1999-01-26 | Texas Instruments Incorporated | Oxide deglaze before sidewall oxidation of mesa or trench |
| US5880004A (en) * | 1997-06-10 | 1999-03-09 | Winbond Electronics Corp. | Trench isolation process |
| US6034393A (en) * | 1997-06-16 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof |
| US6566224B1 (en) * | 1997-07-31 | 2003-05-20 | Agere Systems, Inc. | Process for device fabrication |
| JPH1174339A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6002160A (en) * | 1997-12-12 | 1999-12-14 | Advanced Micro Devices, Inc. | Semiconductor isolation process to minimize weak oxide problems |
| US6960818B1 (en) | 1997-12-30 | 2005-11-01 | Siemens Aktiengesellschaft | Recessed shallow trench isolation structure nitride liner and method for making same |
| KR100280106B1 (ko) * | 1998-04-16 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
| JP4592837B2 (ja) * | 1998-07-31 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6228727B1 (en) * | 1999-09-27 | 2001-05-08 | Chartered Semiconductor Manufacturing, Ltd. | Method to form shallow trench isolations with rounded corners and reduced trench oxide recess |
| US6727161B2 (en) * | 2000-02-16 | 2004-04-27 | Cypress Semiconductor Corp. | Isolation technology for submicron semiconductor devices |
-
1999
- 1999-07-16 JP JP20384999A patent/JP4649006B2/ja not_active Expired - Lifetime
-
2000
- 2000-02-28 US US09/514,944 patent/US6452246B1/en not_active Expired - Lifetime
- 2000-03-13 KR KR10-2000-0012392A patent/KR100403525B1/ko active IP Right Grant
- 2000-05-22 DE DE10025210A patent/DE10025210A1/de not_active Ceased
-
2002
- 2002-08-09 US US10/214,603 patent/US6855615B2/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986241A (ja) * | 1982-11-09 | 1984-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02288261A (ja) * | 1989-04-07 | 1990-11-28 | Sgs Thomson Microelectron Inc | 半導体基板の表面に非平面構造を形成する方法 |
| JPH05251552A (ja) * | 1992-03-09 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| JPH08335700A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | Ｍｏｓ電界効果トランジスタ |
| JPH09252129A (ja) * | 1996-03-15 | 1997-09-22 | Sony Corp | 電界効果トランジスタ及びその製造方法 |
| WO1998029905A1 (en) * | 1996-12-31 | 1998-07-09 | Intel Corporation | N2o nitrided-oxide trench sidewalls to prevent boron outdiffusion and decrease stress |
| JPH10223747A (ja) * | 1997-02-06 | 1998-08-21 | Nec Corp | 半導体装置の製造方法 |
| JPH11177084A (ja) * | 1997-12-05 | 1999-07-02 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10025210A1 (de) | 2001-02-01 |
| US6452246B1 (en) | 2002-09-17 |
| US20020064912A1 (en) | 2002-05-30 |
| KR100403525B1 (ko) | 2003-11-01 |
| KR20010014573A (ko) | 2001-02-26 |
| US20020190345A1 (en) | 2002-12-19 |
| US6855615B2 (en) | 2005-02-15 |
| JP2001035913A (ja) | 2001-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4649006B2 (ja) | 半導体装置 | |
| JP3940565B2 (ja) | 半導体装置及びその製造方法 | |
| US8889513B2 (en) | Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination | |
| US7541642B2 (en) | Semiconductor device with a gate electrode including a pair of polysilicon layers | |
| JP3157357B2 (ja) | 半導体装置 | |
| JP3559723B2 (ja) | 半導体装置の製造方法 | |
| JP2005524970A (ja) | トレンチ型パワーｍｏｓゲートデバイス | |
| KR100883795B1 (ko) | 대칭적인 트렌치 ｍｏｓｆｅｔ 디바이스 및 그 제조 방법 | |
| JP2005503023A (ja) | トレンチ・ゲート半導体デバイスおよびその製造 | |
| JPH09298195A (ja) | 半導体装置及びその製造方法 | |
| US6855604B2 (en) | Method for fabricating metal-oxide semiconductor transistor | |
| US6927459B2 (en) | Semiconductor device having a gate electrode with a sidewall insulating film and manufacturing method thereof | |
| US20020060339A1 (en) | Semiconductor device having field effect transistor with buried gate electrode surely overlapped with source region and process for fabrication thereof | |
| JP2004158680A (ja) | 半導体装置およびその製造方法 | |
| JP4559691B2 (ja) | 半導体装置の製造方法 | |
| JP2003273354A (ja) | 半導体装置およびその製造方法 | |
| JP2002299618A (ja) | 半導体装置とその製造方法 | |
| WO2006082618A1 (ja) | 半導体装置およびその製造方法 | |
| US7714382B2 (en) | Trench gate semiconductor with NPN junctions beneath shallow trench isolation structures | |
| JP5549410B2 (ja) | 半導体装置の製造方法 | |
| JPH11111639A (ja) | 半導体装置及びその製造方法 | |
| JPH0583196B2 (ja) | ||
| KR100586547B1 (ko) | 함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법 | |
| JP3667907B2 (ja) | 半導体装置の製造方法 | |
| JP2531688B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100521 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101207 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101213 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4649006 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |