JP4649006B2 - 半導体装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、トレンチ分離の構造を有する半導体装置の改良に関するものである。
【0002】
【従来の技術】
半導体素子の縮小化に伴い、素子間分離も微小になってきている。シリコン基板を熱酸化して分離領域を定義する、いわゆるLOCOS(Local Oxidation of Silicon)法には必ず大きなバーズビークが存在し、分離領域に挟まれた微細な活性領域は、このバーズビークにより消失する欠点があった。これを解決するためにはトレンチ分離法を使用してバーズビークを抑制することが一般的な解決策であることが広く知られている。
【0003】
トレンチ分離はシリコン基板に設けられた溝に、絶縁膜を埋込むものであり、埋込後にはシリコン主表面近傍まで、絶縁膜をエッチングする。埋込酸化膜の平坦化にはドライエッチングやCMP法が広く用いられている。
実際の半導体装置では、図23に示すように半導体基板10の活性領域11と分離領域21aが混在しているが、分離領域21aを形成する埋込酸化膜が活性領域11の主表面より上げるようにしている。21bは、バーズビークを示す。この構造では、LOCOS分離同様に分離酸化膜がシリコン基板10より上げることにより寄生MOS発生の抑制が可能であること、トレンチ開口部端のエッジ形状が急峻になる場合などでゲートとの耐圧低下を防ぐことが可能であった。
【0004】
【発明が解決しようとする課題】
しかしながら、このような従来のものでは、次のような課題があった。
図24は、従来の半導体装置のゲート幅の方向での断面図を表している。図中の矢印が示すように、従来例では、実効的なゲート幅が狭くなり、ドレイン電流が減少する。
また、図25は、従来の他の半導体装置のゲート幅の方向での断面図を表している。このような従来例では、半導体基板10の例えばp型層15の上にn型層16が形成される。このとき、サリサイド8の下のn型層(逆導電型の層)の接合エッジが接近しているため、空乏層がサリサイドに近づきやすく耐圧が低下する。
【0005】
従来のトレンチ分離は以上のような構造を取っていたため、狭チヤネル効果が表れやすく、微細化していくにつれトランジスタの閾値が上昇しやすく、閾値が制御困難でドレイン電流が流れなくなるなど、動作不能の状態になったりしがちであった。
【0006】
この発明は、以上のような従来の課題を解決するためになされたもので、トランジスタのドレイン電流の減少などを防止し改善された半導体装置とその製造方法を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明の請求項1に係る半導体装置は、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され
前記トレンチ分離領域は、前記半導体基板に接するとともに前記半導体基板の主表面から所定高さ落ち込んだ第1の絶縁膜と、この第1の絶縁膜の内側を埋めるとともに、前記第1の絶縁膜より高い表面を有する埋込材とを含み、
前記第1の絶縁膜は、前記埋込材と異なる材料を含む
ものである。
【0008】
また、この発明の請求項2に係る半導体装置は、請求項1に記載のものにおいて、
前記トレンチ分離領域は、前記トレンチ分離領域が前記半導体基板と接する部分において所定高さ落ち込むように形成された外縁部と、前記外縁部より高い主表面部を含む、ものである。
【0010】
また、この発明の請求項3に係る半導体装置は、請求項1に記載のものにおいて、
前記半導体基板がシリコン基板で、前記第1の絶縁膜は窒素を含み、前記埋込材はシリコン酸化膜である、ものである。
【0011】
また、この発明の請求項4に係る半導体装置は、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
前記半導体基板の主表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
前記トレンチ分離領域、前記半導体基板に接する第1の絶縁膜と、この第1の絶縁膜の内側に接して前記半導体基板の主表面から所定高さ落ち込んだ第2の絶縁膜と、前記第2の絶縁膜の内側を埋めるとともに、前記第2の絶縁膜より高い表面を有する埋込材とを含み、
前記第2の絶縁膜は、前記第1の絶縁膜および前記埋込材と異なる材料を含む、
ものである。
【0012】
また、この発明の請求項5に係る半導体装置は、請求項4に記載のものにおいて、
前記半導体基板がシリコン基板で、前記第1の絶縁膜はシリコン酸化膜、前記第2の絶縁膜は、窒素を含み、前記埋込材はシリコン酸化膜である、ものである。
【0013】
また、この発明の請求項6に係る半導体装置は、請求項1〜5のいずれかに記載のものにおいて、
前記半導体基板の主表面で上記トレンチ分離領域に近接する所定の領域にサリサイドを形成し、前記トレンチ分離領域が落ち込んだ部分の前記半導体基板の表面に前記サリサイドに隣接する第3の絶縁膜を形成した、ものである。
【0014】
また、この発明の請求項7に係る半導体装置は、請求項6に記載のものにおいて、
前記トレンチ分離領域が落ち込んだ部分を前記第3の絶縁膜で充填した、ものである。
【0015】
また、この発明の請求項8に係る半導体装置は、請求項1〜7のいずれかに記載のものにおいて、
前記ゲート絶縁膜と、前記ゲート電極は、前記曲面に沿って前記半導体基板の主表面から前記側面にかけて曲面を形成する、ものである。
【0016】
また、この発明の請求項9に係る半導体装置は、請求項1〜8のいずれかに記載のものにおいて、
前記半導体基板の異なる所定深さにイオン注入により複数の不純物層を形成した、ものである。
【0017】
また、この発明の請求項10に係る半導体装置は、請求項8に記載のものにおいて、
前記ゲート絶縁膜および前記ゲート電極は、前記半導体基板の主表面から、前記トレンチ分離領域の表面上に連続して形成された、ものである。
【0022】
【発明の実施の形態】
以下に本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化または省略する場合がある。
実施の形態1.
図1および図2は、本発明実施の形態1による半導体装置の部分図を示すもので、図1は平面図、図2は図1のII‐II線の断面図を示すものである。
図1及び図2において、10は半導体基板であり、例えばシリコン基板、11はその活性領域、20はトレンチ、21はトレンチ分離領域を形成する埋込材である。本実施の形態では、図2の断面図に示すように、トレンチ埋込材21の表面全体が半導体基板10の主表面より所定量低くなっているのが特徴である。この所定量落込ませる段差は、2〜5nm程度とする。そして、ゲート酸化後にもこの落込み段差が残るようにする。
【0023】
また、トレンチ20の断面は、図2に示すように、下側に狭まり、上側に広がった形状になっている。
また、半導体基板10の主表面と、半導体基板10がトレンチ埋込材21に接する側面とは鈍角を形成し、かつその主表面から側面にかけて曲面を形成している。すなわち、トレンチ開口部では、半導体基板のエッジが丸められている。
【0024】
図3および図4は、本実施の形態によるMOSFETの構造を示す図で、図3は平面図、図4は図3のIV-IV線の断面図を示す。
図3および図4において、12はソースまたはドレイン領域、13はソースまたはドレインコンタクト、30はゲート絶縁膜(酸化膜)、40はゲート電極を示す。
図2および図4に示すようなMOSFETへの適用例によれば、MOSFET の駆動能力を上げることができる。
なお、ゲート電極40は、図示したような単層のみならず、例えばポリサイドのような2層以上の構造を持っていてもよい。
【0025】
図5は、この実施の形態における半導体装置のゲート幅の方向での断面図を表している。
図中の矢印が示すように、本実施の形態では、図24に示した従来例に比べて、実効的なゲート幅が広くなっており、その分ドレイン電流が増加する。また、バックバイアスによる閾値の上昇も抑えられ、ソース抵抗の影響を受けにくいMOSFET が実現できる。
【0026】
図6は、本実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図6(a)に示すように、半導体基板10の表面に例えば窒化膜50(あるいは酸化膜)のマスクを形成し、このマスクパターンを介してトレンチエッチを行ってトレンチ20を形成し、トレンチ内壁を酸化し、さらに埋込材(酸化膜)60を堆積させる。
次に図6(a)のものから、ドライエッチやCMPにより余分な埋込材60を除去して図6(b)に示す形状を形成する。次に、図6(b)のものから、フツ酸で埋込材60の上層部を一部落とし、図6(c)に示す形状を形成する。
次に、図6(c)のものから、熱リン酸で窒化膜50を除去して、図6(d)の形状を形成する。最後に、図6(d)のものから、さらに埋込材60の上層部をフツ酸で所定量落として図6(e)に示すように、図1で示したと同様な本実施の形態の形状を得る。なお、埋込材60の基板表面からの所定量の落込み段差は、2〜5nm程度とし、ゲート酸化後にも段差が残るようにする。
【0027】
ここで、シリコン基板10の不純物については特定していないが、例えばトレンチ内壁を酸化した後で斜めイオン注入によりドーピングを行ってもよいし、最初に窒化膜/酸化膜マスクを堆積する前にドーピングを熱処理で深く拡散させてもよい。
【0028】
以上説明したように、本実施の形態の半導体装置は、半導体基板10の主表面に活性領域を分離するトレンチ埋込材(トレンチ分離領域)21を備えている。そして、トレンチ埋込材の表面が少なくとも半導体基板10に接する部分では、半導体基板の主表面より所定高さ落ち込むように形成している。
また、半導体基板10の主表面上にゲート絶縁膜(酸化膜)30を形成し、この絶縁膜30およびトレンチ埋込材21の表面上に連続してゲート電極(導電膜)40を形成している。
【0029】
この実施の形態によれば、トランジスタのドレイン電流(Id)の増加、トランジスタの基板効果低減、さらには応力・界面準位の抑制を図ることができる。
【0030】
実施の形態2.
図7は、本発明の実施の形態2による半導体装置を説明するための断面図である。図4と同様に、図3の平面図のIV−IV線における断面に対応する。この実施の形態は、実施の形態1を更に改良したものである。
図7において、14a,14b,14cは、半導体基板10の中の異なる深さに形成された特定の不純物層を示している。
このように、この実施の形態では、トレンチ20の設けられたシリコン基板10中の不純物濃度を不均一にしていることが特徴である。トレンチ20を完成させたあと、イオン注入によって不純物層14a,14b,14c(イオン注入層)を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。なお、イオン注入層は2層以上なら何層でもよい。
また、半導体基板10にエピタキシャル成長基板を使ってもよい。
【0031】
以上説明したように、本実施の形態の半導体装置は、半導体基板10の異なる所定深さにイオン注入により複数の不純物層14a,14b,14cを形成している。
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、さらには応力・界面準位の抑制を図ることができる。
【0032】
実施の形態3.
図8および図9は、この発明の実施の形態3による半導体装置を説明するための図であり、図8はMOSFETを形成した半導体装置の平面図、図9は図8のIX−IX線の断面図を示す。ただし、図8は、サイドウォールおよびサリサイド形成前の平面図である。
図8および図9において、12はソースまたはドレイン領域、13はソースまたはドレインコンタクト、30はゲート絶縁膜(酸化膜)、40はゲート電極、70はゲート電極40の側面のサイドウォール、71はサイドウォール70と共に形成された絶縁膜(半導体基板10の側面のサイドウォール)、80はサリサイドである。
この実施の形態は、実施の形態1にサリサイドを適用したものである。
サリサイド80は、Ti,Co,Ni,Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板10を反応させて、サリイサイド構造を作るものである。
【0033】
この実施の形態では従来例でみられたような接合耐圧の劣化がみられなくなる特徴がある。
図10で説明する。図10は、この実施の形態による半導体装置の動作を説明するための部分拡大断面図である。
図10において、10は半導体基板、11はその活性領域、15はそのうちの例えばp型基板領域、16は活性領域11のうちのn型導電層、20はトレンチ、21はトレンチ埋込材、71は絶縁膜、80はサリイサイドを示す。
図10に示すように、この実施の形態では、トレンチ埋込材21がトレンチ20に落ち込んでいるために、逆導電型層であるn型導電層16がトレンチエッジで深く入り、さらに絶縁膜71が存在するためにサリサイド80が接合エッジから遠い位置で形成されるため、耐圧が上昇する。
【0034】
以上説明したように、本実施の形態の半導体装置は、半導体基板10の主表面でトレンチ埋込材21に近接する所定の領域にサリサイド80を形成し、トレンチ埋込材21が落ち込んだ部分の半導体基板10の表面にサリサイド80に連続する絶縁膜71を形成している。
【0035】
この実施の形態によれば、サリサイドの接合耐圧向上、および応力・界面準位の抑制を図ることができる。
【0036】
なお、この発明において、図3の構造と図8の構造とは、同一の半導体装置の異なる部分を示している。すなわち、実施の形態1と3とは、同一の半導体装置の異なる部分で実現されるものである。
【0037】
実施の形態4.
図11はこの発明の実施の形態4による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図11において、90はトレンチ外縁部の落ち込みとして形成された凹部を示す。
この実施の形態では、トレンチ埋込材21の表面は、半導体基板10の表面とほぼ同じ高さ(レベル)に形成されているが、半導体基板10と接する表面の縁部では、半導体基板10の主表面より低くなるように、凹部90が形成されている。
【0038】
図12は、本実施の形態によるMOSFETの構造を示す断面図である。
図12に示す半導体装置が、実施の形態1の図3及び図4に示した半導体装置に比べて得られる効果は、ゲート容量の低減が可能であることである。これはトレンチエッジ部以外の大部分の埋込材表面が高くなっていることで、シリコン基板1との寄生容量が減り、半導体装置を全体的に高速化できるためである。
【0039】
図13は、この実施の形態における半導体装置の製造方法の一例を説明するたまの断面図である。
図13(a)は、図6(a)と同様にトレンチエッチを経て埋込材(酸化膜)60を堆積した直後である。図13(b)も図6(b)同様、ドライエッチやCMP法で埋込材60を平坦化した状態である。次に、図13(c)のように熱リン酸で窒化膜50を除去し、さらに図13(d)のようにフツ酸で埋込材60を溶解させると、エッジ部が落ち込んだ形状となり凹部90が容易に形成できる。
【0040】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材(分離領域)21の表面が半導体基板10の主表面とほぼ同じ高さに形成され、トレンチ埋込材21が半導体基板10と接する部分においてのみ所定高さ落ち込むように形成されれいる。
【0041】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制をはかることができる。
【0042】
実施の形態5.
図14は、この発明の実施の形態5による半導体装置を説明するための断面図であり、トレンチ横断線での断面図を示す。
図14において、14a,14b,14cは、半導体基板10の中の特定の不純物層を示している。
このように、この実施の形態では、実施の形態4の構造において、トレンチ20の設けられたシリコン基板10中の不純物濃度を不均一にしたものである。トレンチ20を完成させたあと、イオン注入によって不純物層14a,14b,14c(イオン注入層)を作っている。これにより、隣接するMOSFETへのパンチスルーを抑制することが可能である。さらに、実施の形態4と同様の効果に加えて、寄生容量の低減を図ることが可能である。
なお、半導体基板10にエピタキシャル成長基板を使ってもよい。また、イオン注入層は2層以上なら何層でもよい。
【0043】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランジスタのパンチスルー抑制、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。
【0044】
実施の形態6.
図15は、この発明の実施の形態6による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図15において、90はトレンチ外縁部の凹部(落ち込み)を示す。また、71は、凹部90を埋めている絶縁膜右(酸化膜)、80はサリサイドを示す。
この実施の形態は、実施の形態4のものにサリサイドを適用したものである。
【0045】
図16は、この実施の形態による半導体装置の動作を説明するための部分拡大図である。
図16において、10は半導体基板、11はその活性領域、15はそのうちの例えばp型基板領域、16は活性領域11のうちのn型導電層、20はトレンチ、21はトレンチ埋込材、90はトレンチ埋込材エッジの凹部、71は凹部90を埋めた酸化膜、80はサリサイドを示す。
図16に示すように、この実施の形態では、トレンチ埋込材21のエッジで凹部90が形成されて落ち込んでおり、さらにこの凹部に絶縁膜(酸化膜)71が充填されている。このために、逆導電型層であるn型導電層16がトレンチエッジで深く入り、さらに絶縁膜(酸化膜)71がこの落込みを塞いでいるため、サリイサイド80が接合エッジから遠くなり、空乏層が伸びることが可能となり、結果的に耐圧が上昇する。
なお、絶縁膜(酸化膜)71は、ゲートサイドウォール(酸化膜)70と同時に形成することができる。
【0046】
以上説明したように、本実施の形態の半導体装置は、トレンチ埋込材(分離領域)21が落ち込んだ部分90の半導体基板10の表面にサリサイド80に連続する絶縁膜71を形成するとともに、トレンチ埋込材21が落ち込んだ部分90を絶縁膜71で充填している。
【0047】
この実施の形態によれば、サリサイドの接合耐圧向上、トランスファゲートと基板との間の寄生容量の低減、および応力・界面準位の抑制を図ることができる。
【0048】
実施の形態7.
図17は、この発明の実施の形態7による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図17において、20はトレンチ、21は埋込材(酸化膜)、101は窒化膜、91はトレンチエッチでの凹部(落込み)を示す。
【0049】
図18は、この実施の形態における半導体装置の製造方法の一例を説明するための部分断面図である。
図18(a)を参照して、半導体基板10に窒化膜50をマスクとしてトレンチ20を形成し、窒化膜100をトレンチ内壁に直接堆積する。さら図18(b)に示すように、この上に埋込材(酸化膜)60を堆積する。
【0050】
次に、ドライエッチバックやCMPで埋込材(酸化膜)60をエッチバックして、図18(c)に示す形状にする。さらに図18(d)において熱リン酸で窒化膜50を除去するとともに、窒化膜100を所定量除去する。このとき、内壁に埋め込まれた窒化膜100が落ち込んで凹部91を形成し、窒化膜101の形状ができあがる。
このように、この実施の形態ではトレンチ内部の埋込材料を2種類使うことを特徴としている。これにより、例えば埋込材(酸化膜)60と窒化膜100とのエッチングレートの違いによりトレンチエッジでの凹部(落ち込み)91を実現している。
【0051】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板10に接するとともに半導体基板10の主表面から所定高さ落ち込んだ窒化膜(第1の絶縁膜)101と、この窒化膜101の内側を埋める埋込材21とで形成している。
【0052】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【0053】
実施の形態8.
図19は、この発明の実施の形態8による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
この実施の形態は、実施の形態7に、実施の形態3で説明したサリサイドを適用したものである。
図19において、101はトレンチ内面に形成した窒化膜、21はその内側に形成したトレンチ埋込材(トレンチ酸化膜)、91は窒化膜101の落込みにより形成した凹部、71はこの凹部を埋めた絶縁膜(酸化膜)、80はサリサイドである。
サリサイド80は、Ti,Co,Ni,Wなどで代表される金属をスパッタし、ランプ加熱をすることによって、シリコン基板10を反応させて、サリイサイド構造を作るものである。
このような構造により、実施の形態3のサリサイドによる効果と、実施の形態7のトレンチエッジの落込みによる効果とを重畳した効果をあげることができ、一層耐圧を上げることができる。
なお、エッチングレートの異なる材料なら他の組み合わせでもよい。
【0054】
この実施の形態によれば、サリサイドの接合耐圧向上、およびトランスファゲートと基板との間の寄生容量の低減を図ることができる。
【0055】
実施の形態9.
図20は、この発明の実施の形態9による半導体装置を説明するための図であり、トレンチ横断線での断面図を示す。
図20において、20はトレンチ、110はトレンチ20の内面に形成された薄い絶縁膜(酸化膜)、101は絶縁膜(酸化膜)110の内側に形成された窒化膜、21は窒化膜101の内側を埋めたトレンチ埋込材を示す。また、92は、窒化膜101の落込みにより形成されたトレンチエッジの凹部を示す。
この実施の形態は、トレンチ埋込を3層化したものである。これは実施の形態8のようにトレンチ埋込が2層の場合、窒化膜101が直接トレンチエッジに張り付くため、内壁での応力や界面準位などが生じる可能性があるが、この実施の形態のように3層にすればこれを防ぐことが可能である。
【0056】
図21は、この実施の形態における半導体装置の製造方法の一例を説明するための断面図である。
図21(a)は、半導体基板10を窒化膜50をマスクとしてトレンチエッチした後、トレンチ内壁酸化を行い、さらに窒化膜100を堆積した状態を示している。これに埋込材(酸化膜)60を図21(b)のごとく堆積し、さらに図21(c)のようにエッチバックを行う。最後に図21(d)のように熱リン酸で窒化膜50を除去するとともに、窒化膜100を所定量除去して落込み92を形成し、窒化膜101を残し、最終形状である図20に示した構造を得る。
【0057】
以上説明したように、本実施の形態の半導体装置は、トレンチ分離領域を、半導体基板10に接する厚さの薄い絶縁膜(第1の絶縁膜)110(酸化膜)と、この薄い絶縁膜110の内側に接して形成するとともに半導体基板10の主表面から所定高さ落ち込んだ窒化膜(第2の絶縁膜)101と、窒化膜101の内側を埋める埋込材21とで形成している。
【0058】
この実施の形態によれば、トランジスタのドレイン電流の増加、トランジスタの基板効果低減、トランスファゲートと基板との間の寄生容量の低減、さらには応力・界面準位の抑制を図ることができる。
【0059】
実施の形態10.
図22は、この発明の実施の形態10による半導体装置を説明するための図であり、MOSFET構造を示す断面図である。
図22において、20はトレンチ、110はトレンチ内面を覆う薄い絶縁膜(酸化膜)、101はその内面を覆う窒化膜、21はトレンチ埋込材、92はトレンチエッジの凹部(落込み)、71は凹部92を埋めた絶縁膜(酸化膜)、80はサリサイドを示す。
この実施の形態は、実施の形態9にサリサイドを適用したものである。このような複合構造によって、さらに耐圧を上昇させる効果がある。
【0060】
【発明の効果】
以上説明したように、この発明によればトレンチ分離構造を改善し、トランジスタのドレイン電流の増加、あるいは、接合耐圧の向上などを図った改善された特性を有する半導体装置とその製造方法を得ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1による半導体装置の部分平面図。
【図2】 図1のトレンチ部分断面図。
【図3】 本発明の実施の形態1によるMOSFET半導体装置の部分平面図。
【図4】 図3のトレンチ横断線に沿った断面図。
【図5】 実施の形態1の作用を説明する断面図。
【図6】 本発明の実施の形態1の製造方法を示す断面図。
【図7】 本発明の実施の形態2による半導体装置の部分断面図。
【図8】 本発明の実施の形態3によるMOSFET半導体装置の部分平面図。
【図9】 図8のトレンチ横断線に沿った断面図。
【図10】 本発明の実施の形態3による半導体装置の作用を説明する断面図。
【図11】 本発明の実施の形態4による半導体装置の部分平面図。
【図12】 本発明の実施の形態4によるMOSFET半導体装置の部分断面図。
【図13】 本発明の実施の形態4の製造方法を示す断面図。
【図14】 本発明の実施の形態5によるMOSFET半導体装置の部分断面図。
【図15】 本発明の実施の形態6によるMOSFET半導体装置の部分断面図。
【図16】 本発明の実施の形態6による半導体装置の動作を説明する部分断面図。
【図17】 本発明の実施の形態7による半導体装置の部分断面図。
【図18】 本発明の実施の形態7の製造方法を示す断面図。
【図19】 本発明の実施の形態8によるMOSFET半導体装置の部分断面図。
【図20】 本発明の実施の形態9による半導体装置の部分断面図。
【図21】 本発明の実施の形態9の製造方法を示す断面図。
【図22】 本発明の実施の形態10によるMOSFET半導体装置の部分断面図。
【図23】 従来例の半導体装置のトレンチ横断線に沿った部分断面図。
【図24】 従来例の半導体装置の動作を説明するためのトレンチ部分断面図。
【図25】 従来例のMOSFET半導体装置の部分断面図。
【符号の説明】
10 半導体基板、 11 活性領域、 12 ソースまたはドレイン領域、13 ソースまたはドレインコンタクト、 14a,14b,14c 不純物層(イオン注入層)、 15 p型基板領域、 16 n型導電層、 20 トレンチ、 21 トレンチ埋込材(トレンチ分離領域)、 30 ゲート絶縁膜、 40 ゲート電極、 50 窒化膜、 60 埋込材、 70 サイドウォール、 71 絶縁膜、 80 サリサイド、 90,91,92 落込(凹部)、 100,101 窒化膜。

Claims (10)

  1. 主表面を有する半導体基板と、
    前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
    前記半導体基板の主表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを備え、
    前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
    前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され
    前記トレンチ分離領域は、前記半導体基板に接するとともに前記半導体基板の主表面から所定高さ落ち込んだ第1の絶縁膜と、この第1の絶縁膜の内側を埋めるとともに、前記第1の絶縁膜より高い表面を有する埋込材とを含み、
    前記第1の絶縁膜は、前記埋込材と異なる材料を含む
    半導体装置。
  2. 前記トレンチ分離領域は、前記トレンチ分離領域が前記半導体基板と接する部分において所定高さ落ち込むように形成された外縁部と、前記外縁部より高い主表面部を含む、請求項1に記載の半導体装置。
  3. 前記半導体基板がシリコン基板で、前記第1の絶縁膜は窒素を含み、前記埋込材はシリコン酸化膜である、請求項に記載の半導体装置。
  4. 主表面を有する半導体基板と、
    前記半導体基板の主表面に形成され、活性領域を分離するトレンチ分離領域と、
    前記半導体基板の主表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを備え、
    前記トレンチ分離領域の表面が少なくとも前記半導体基板に接する部分で前記半導体基板の主表面より所定高さ落ち込むように形成され、
    前記半導体基板の主表面と、前記半導体基板が前記トレンチ分離領域に接する側面とが鈍角をなし、かつ前記半導体基板の主表面から前記側面にかけて曲面が形成され、
    前記トレンチ分離領域は、前記半導体基板に接する第1の絶縁膜と、この第1の絶縁膜の内側に接して前記半導体基板の主表面から所定高さ落ち込んだ第2の絶縁膜と、前記第2の絶縁膜の内側を埋めるとともに、前記第2の絶縁膜より高い表面を有する埋込材とを含み、
    前記第2の絶縁膜は、前記第1の絶縁膜および前記埋込材と異なる材料を含む、半導体装置。
  5. 前記半導体基板がシリコン基板で、前記第1の絶縁膜はシリコン酸化膜、前記第2の絶縁膜は、窒素を含み、前記埋込材はシリコン酸化膜である、請求項に記載の半導体装置。
  6. 前記半導体基板の主表面で上記トレンチ分離領域に近接する所定の領域にサリサイドを形成し、前記トレンチ分離領域が落ち込んだ部分の前記半導体基板の表面に前記サリサイドに隣接する第3の絶縁膜を形成した、請求項1〜のいずれかに記載の半導体装置。
  7. 前記トレンチ分離領域が落ち込んだ部分を前記第3の絶縁膜で充填した、請求項に記載の半導体装置。
  8. 前記ゲート絶縁膜と、前記ゲート電極は、前記曲面に沿って前記半導体基板の主表面から前記側面にかけて曲面を形成する、請求項1〜のいずれかに記載の半導体装置。
  9. 前記半導体基板の異なる所定深さにイオン注入により複数の不純物層を形成した、請求項1〜のいずれかに記載の半導体装置。
  10. 前記ゲート絶縁膜および前記ゲート電極は、前記半導体基板の主表面から、前記トレンチ分離領域の表面上に連続して形成された、請求項に記載の半導体装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033476A (ja) * 2000-07-13 2002-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
JP2003100861A (ja) * 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
US7230312B2 (en) 2003-12-31 2007-06-12 Micron Technology, Inc. Transistor having vertical junction edge and method of manufacturing the same
US20050158963A1 (en) * 2004-01-20 2005-07-21 Advanced Micro Devices, Inc. Method of forming planarized shallow trench isolation
US20050205963A1 (en) * 2004-03-16 2005-09-22 Johnson David A Integrated anneal cap/ ion implant mask/ trench isolation structure for III-V devices
JP4836416B2 (ja) * 2004-07-05 2011-12-14 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101030295B1 (ko) * 2004-12-30 2011-04-20 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 검사용 필드 트랜지스터
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
JP2006278754A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
JP4191203B2 (ja) 2006-05-01 2008-12-03 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP4728378B2 (ja) * 2008-11-10 2011-07-20 エルピーダメモリ株式会社 半導体装置の製造方法
JP2011176348A (ja) * 2011-04-25 2011-09-08 Renesas Electronics Corp 半導体装置
US20130285134A1 (en) * 2012-04-26 2013-10-31 International Business Machines Corporation Non-volatile memory device formed with etch stop layer in shallow trench isolation region
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
KR20160092194A (ko) 2015-01-27 2016-08-04 박주현 터치스크린 융합을 통한 확장성제공 및 사용자편의성 강화된 노트북
US11469302B2 (en) * 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) * 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
CN116525533A (zh) * 2022-01-24 2023-08-01 长鑫存储技术有限公司 一种半导体结构及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5986241A (ja) * 1982-11-09 1984-05-18 Toshiba Corp 半導体装置及びその製造方法
JPH02288261A (ja) * 1989-04-07 1990-11-28 Sgs Thomson Microelectron Inc 半導体基板の表面に非平面構造を形成する方法
JPH05251552A (ja) * 1992-03-09 1993-09-28 Nec Corp 半導体装置の製造方法
JPH08335700A (ja) * 1995-06-08 1996-12-17 Nec Corp Mos電界効果トランジスタ
JPH09252129A (ja) * 1996-03-15 1997-09-22 Sony Corp 電界効果トランジスタ及びその製造方法
WO1998029905A1 (en) * 1996-12-31 1998-07-09 Intel Corporation N2o nitrided-oxide trench sidewalls to prevent boron outdiffusion and decrease stress
JPH10223747A (ja) * 1997-02-06 1998-08-21 Nec Corp 半導体装置の製造方法
JPH11177084A (ja) * 1997-12-05 1999-07-02 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57149750A (en) * 1981-03-12 1982-09-16 Nippon Telegr & Teleph Corp <Ntt> Element isolating method
JPH02113548A (ja) 1988-10-21 1990-04-25 Mitsubishi Electric Corp 半導体装置
JPH0467648A (ja) 1990-07-09 1992-03-03 Matsushita Electron Corp 半導体装置の製造方法
KR960039277A (ko) 1995-04-27 1996-11-21 김광호 반도체장치의 활성영역과 트랜치형 필드영역경계의 형성방법 및 구조
WO1997006558A1 (en) 1995-08-09 1997-02-20 Advanced Micro Devices, Inc. Process for rounding corners in trench isolation
US5933748A (en) * 1996-01-22 1999-08-03 United Microelectronics Corp. Shallow trench isolation process
KR980012599A (ko) * 1996-07-29 1998-04-30 김광호 샐리사이드 공정기술을 사용하는 트랜지스터 형성방법
JP4138035B2 (ja) 1996-08-23 2008-08-20 株式会社東芝 半導体装置
US5858866A (en) 1996-11-22 1999-01-12 International Business Machines Corportation Geometrical control of device corner threshold
KR100238244B1 (ko) * 1996-12-17 2000-01-15 윤종용 트랜치 소자분리방법
KR100230817B1 (ko) 1997-03-24 1999-11-15 김영환 반도체 소자의 셜로우 트렌치 아이솔레이션 방법
JP3904676B2 (ja) * 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
US5863827A (en) * 1997-06-03 1999-01-26 Texas Instruments Incorporated Oxide deglaze before sidewall oxidation of mesa or trench
US5880004A (en) * 1997-06-10 1999-03-09 Winbond Electronics Corp. Trench isolation process
US6034393A (en) * 1997-06-16 2000-03-07 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof
US6566224B1 (en) * 1997-07-31 2003-05-20 Agere Systems, Inc. Process for device fabrication
JPH1174339A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6002160A (en) * 1997-12-12 1999-12-14 Advanced Micro Devices, Inc. Semiconductor isolation process to minimize weak oxide problems
US6960818B1 (en) 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6228727B1 (en) * 1999-09-27 2001-05-08 Chartered Semiconductor Manufacturing, Ltd. Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
US6727161B2 (en) * 2000-02-16 2004-04-27 Cypress Semiconductor Corp. Isolation technology for submicron semiconductor devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5986241A (ja) * 1982-11-09 1984-05-18 Toshiba Corp 半導体装置及びその製造方法
JPH02288261A (ja) * 1989-04-07 1990-11-28 Sgs Thomson Microelectron Inc 半導体基板の表面に非平面構造を形成する方法
JPH05251552A (ja) * 1992-03-09 1993-09-28 Nec Corp 半導体装置の製造方法
JPH08335700A (ja) * 1995-06-08 1996-12-17 Nec Corp Mos電界効果トランジスタ
JPH09252129A (ja) * 1996-03-15 1997-09-22 Sony Corp 電界効果トランジスタ及びその製造方法
WO1998029905A1 (en) * 1996-12-31 1998-07-09 Intel Corporation N2o nitrided-oxide trench sidewalls to prevent boron outdiffusion and decrease stress
JPH10223747A (ja) * 1997-02-06 1998-08-21 Nec Corp 半導体装置の製造方法
JPH11177084A (ja) * 1997-12-05 1999-07-02 Toshiba Corp 半導体装置およびその製造方法

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