KR100586547B1 - 함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 소오스/드레인 콘택 형성시 발생하는 스파이킹 현상을 방지하고 소오스/드레인의 기생직렬저항을 감소시키며, 문턱전압 및 DIBL(DRAIN INDUCED BARRIER LOWERING)효과를 억제함으로써 단채널 효과를 개선할 수 있는 함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
채널영역, 소오스/드레인, 실리콘층, 두께, 단채널 효과.

Description

함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH RECESSED GATE AND FORMING METHOD THEREOF}
도 1a 내지 도 1f는 종래의 SOI기판 상에 함몰형 게이트를 갖는 반도체 소자를 형성하는 방법을 나타낸 공정단면도들.
도 2는 종래의 벌크 실리콘 기판을 이용한 함몰형 게이트를 갖는 반도체 소자를 나타낸 단면도.
도 3은 본 발명에 따른 함몰형 게이트를 갖는 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4i는 본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들.
- 도면의 주요 부분에 대한 설명 -
10 : SOI 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 측벽 질화막
14, 14' : 로코스 산화막 15, 15', 25 : 게이트 폴리실리콘
16 : 게이트 질화막 18, 28 : 소오스/드레인
20 : 벌크 기판 21 : 소자분리막
23, 60 : 게이트 산화막 31, 51 : 절연막
32, 52 : 실리콘층 33 : 패드산화막
37, 57' : 측벽 산화막 38 : 측벽 폴리실리콘
39, 59' : 측벽 질화막 40, 60, 60' : 게이트 산화막
41, 61, 61' : 게이트 폴리실리콘 36 : 제 1 채널영역
42 : 제 2 채널영역 45 : 소오스/드레인
53 : 1차 패드산화막 54 : 1차 패드질화막
56 : LDD 불순물 영역 56' : P형 불순물 영역
57 : 2차 패드산화막 58 : 도핑된 폴리실리콘
58' : 폴리실리콘 섬 58'' : 측벽 폴리실리콘
59, 59' : 2차 패드질화막 66 : 3차 패드질화막
1T : 제 1트렌치 2T : 제 2트렌치
본 발명은 함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 소오스/드레인 콘택 형성시 발생하는 스파이킹 현상을 방지하고 소오스/드레인의 기생직렬저항을 감소시키며, 문턱전압 및 DIBL(DRAIN INDUCED BARRIER LOWERING)효과를 억제함으로써 단채널 효과를 개선할 수 있는 함 몰형 게이트를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
이하, 도 1a 내지 도 1f는 종래의 SOI 기판 상에 함몰형 게이트를 갖는 반도체 소자를 제조하는 방법을 나타낸 공정단면도들이다.
먼저, 도 1a에서 보는 바와 같이, SOI 기판(10) 상에 패드산화막(11) 및 패드질화막(12_을 순차적으로 증착한다.
그리고 도 1b에서 보는 바와 같이, 상기 패드산화막(11) 및 패드질화막(12)의 일정 영역을 식각하여 제 1트렌치(미도시)를 형성하고, 상기 제 1트렌치(미도시)의 양측에 측벽질화막(13)을 형성한다.
이어서 도 1c에서 보는 바와 같이, 상기 결과물에 LOCOS 공정을 진행하여 상기 제 1트렌치와 실리콘 기판(10)의 접합영역에 LOCOS 산화막(14)을 형성한다.
그 다음 도 1d에서 보는 바와 같이, 상기 LOCOS 산화막(14)을 건식식각하여 제 2트렌치(14)를 형성함으로써 함몰형 게이트가 형성될 영역을 형성한 후 문턱전압 조절 이온주입(화살표)을 실시한다.
그리고 도 1e에서 보는 바와 같이, 상기 결과물을 열산화하여 게이트산화막(미도시)을 성장시키고, 게이트 전극물질을 매립 증착하여 함몰형 게이트(15)를 형성한다.
그러나, 상기와 같은 SOI 기판상에 형성된 함몰형 게이트는 LOCAL OXIDATION(LOCOS) 공정만으로 함몰형 게이트를 형성하여 채널과 소오스/드레인간 실리콘막의 두께 차이는 LOCAL OXIDATION시 LOCOS산화막 성장으로 인한 실리콘막의 손실정도에만 의존하게 되므로, 소오스/드레인 접합의 콘택형성시 스파이킹 현상 및 기생 직렬저항 감소를 위한 실리콘막의 두께를 충분히 확보하는 데 있어 다소 제한이 있는 문제점이 있다.
그리고, 도 2는 기존의 벌크 기판 상에 제작된 함몰형 게이트 구조를 갖는 반도체 소자를 나타낸 단면도로써, 소자분리막(21)이 형성된 벌크 기판(20)과, 상기 벌크 기판(20)에 형성된 트렌치(미도시)와, 상기 트렌치 상에 형성된 게이트 산화막(23)과, 상기 게이트 산화막(23) 상에 형성된 게이트(25)와, 상기 게이트(25) 양측의 벌크 기판(20) 내에 형성된 소오스/드레인(28)을 포함하여 이루어진 것을 그 구성상 특징으로 한다.
그러나, 상기와 같은 기존의 벌크 기판 상에 제작된 함몰형 게이트는 게이트 모서리의 각이 커 채널 영역의 모서리 부근의 채널 형태에 의해 강한 전계가 형성되어 핫캐리어 특성 및 기판전류가 취약할 뿐만 아니라, 게이트 산화막이 얇아 누설전류(GIDL)에 취약하다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 콘택 형성시 발생하는 스파이킹 현상을 방지하고 소오스/드레인의 기생직렬저항을 감소시키며, 문턱전압 및 DIBL(DRAIN INDUCED BARRIER LOWERING)효과를 억제함으로써 단채널 효과를 개선할 수 있는 함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 SOI 기판과, 상기 SOI 기판에 소정 깊이로 형성된 제 1트렌치와, 상기 제 1트렌치를 제외한 영역의 SOI 기판 상에 형성된 패드산화막과, 상기 제 1트렌치 및 상기 패드산화막의 양 측벽에 형성된 측벽산화막과, 상기 측벽산화막의 각 일측에 일정 높이로 형성된 측벽 폴리실리콘과, 상기 측벽산화막을 둘러싸고 상기 측벽 폴리실리콘 상에 형성된 측벽 질화막과, 상기 측벽 폴리실리콘 간에 존재하는 SOI 기판에 상기 제 1트렌치보다 깊게 형성된 제 2트렌치와, 상기 제 2트렌치의 내벽과 측벽 폴리실리콘 및 측벽 질화막의 측벽 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 상기 제 2트렌치를 매립하여 형성된 게이트 전극과, 상기 측벽산화막 양측의 실리콘 기판에 형성된 소스/드레인과, 상기 제 2트렌치 양측의 실리콘 기판에 형성된 제 1 채널영역 및 상기 제 2 트렌치 하부의 실리콘 기판에 형성된 제 2 채널영역을 포함하여 이루어지는 함몰형 게이트를 갖는 반도체 소자를 제공한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자에 있어서, 상기 SOI 기판의 실리콘층은 1500~5000Å의 두께로 형성된 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자에 있어서, 상기 패드 산화막은 100Å 이상의 두께로 형성되고 상기 패드 질화막은 1500Å 이상의 두께로 형성되는 것이 바람직하다.
본 발명의 함몰형 게이트를 갖는 반도체 소자에 있어서, 상기 측벽 폴리실리콘은 5E18~1E21 농도의 P형 불순물로 도핑된 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자에 있어서, 상기 제 1 채널영역은 3E18~5E18 농도의 P형 불순물로 도핑된 것을 특징으로 하고, 상기 제 2 채널영역은 5E16~5E17 농도의 채널 불순물로 도핑된 것을 특징으로 한다.
또한 상기 기술적 과제를 달성하기 위한 본 발명은 SOI 기판의 상부에 패드산화막 및 1차 패드질화막을 순차 증착하는 단계와, 상기 SOI 기판의 실리콘층에 소정 깊이로 제 1 트렌치를 형성하여 상기 제 1 트렌치 하부의 SOI 기판에 LDD 이온주입층을 형성하는 단계와, 상기 제 1 트렌치 내의 양측에 일정 높이로 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막이 형성된 제 1 트렌치 상에 폴리실리콘 섬을 형성한 후 제 1차 문턱전압 조절 이온주입을 실시하는 단계와, 상기 폴리실리콘 섬 상부에 존재하는 측벽 산화막의 양 측벽에 측벽 질화막을 형성한 후 이를 마스크로 하여 상기 폴리실리콘 섬을 식각하는 단계와, 상기 폴리실리콘 섬의 식각으로 드러난 제 1 트렌치 내의 SOI 기판에 제 2 트렌치를 형성한 후 제 2차 문턱전압 조절 이온주입을 실시하는 단계와, 상기 제 2 트렌치가 형성된 결과물 전면에 게이트 산화막을 형성하고 게이트 폴리실리콘을 매립 증착하는 단계와, 상기 게이트 폴리실리콘을 평탄화한 후 상기 1차 패드질화막을 제거하여 함몰형 게이트를 형성하는 단계와, 상기 함몰형 게이트 양측의 SOI 기판에 소스/드레인을 형성한 후 그 결과물 전면에 2차 패드질화막을 증착하는 단계를 포함하여 이루어지는 함몰형 게이트를 갖는 반도체 소자의 제조 방법을 제공한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 SOI 기판의 실리콘층은 1500~5000Å의 두께로 형성하는 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 제 1트렌치는 제 1 트렌치 형성 후 남는 SOI 기판의 실리콘층 두께가 1000~1500Å이 되도록 식각하여 형성하는 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 패드 산화막은 100Å 이상의 두께로 형성하고, 상기 1차 패드 질화막은 1500Å 이상의 두께로 형성하는 것이 바람직하다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 측벽 산화막의 일정 높이는 상기 제 1 트렌치가 형성된 SOI 기판으로부터 상기 패드 산화막까지인 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 폴리실리콘 섬은 상기 측벽 산화막이 형성된 제 1 트렌치를 매립하여 P형 도핑된 폴리실리콘을 200~400Å의 두께만큼 증착한 후 식각하여 형성하는 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 P형 도핑된 폴리실리콘은 P형 불순물의 농도를 5E18~1E21로 하여 형성하는 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 측벽 질화막은 상기 폴리실리콘 섬이 형성된 결과물 전면에 50~200Å의 질화막을 증착한 후 건식식각하여 형성하는 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 제 2트렌치는 상기 제 1트렌치로부터 500~700Å의 깊이만큼 식각하여 형성하는 것을 특징으로 한다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 게이트 산화막은 산화공정을 통하여 20~60Å의 두께로 형성하는 것이 바람직하다.
본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법에 있어서, 상기 소오스/드레인은 경사각 30°이상으로 이온주입하여 형성하는 것을 특징으로 하고, 상기 2차 패드 질화막은 200~800Å의 두께로 증착하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
먼저, 도 3에서 보는 바와 같이, 본 발명의 함몰형 게이트를 갖는 반도체 소자는 절연막(31) 상에 실리콘층(32)이 존재하는 SOI 기판과, 상기 SOI 기판의 실리콘층(32)에 소정 깊이로 형성된 제 1트렌치(미도시)를 제외한 영역의 실리콘층(32) 상에 형성된 패드산화막(33)과, 상기 제 1트렌치(미도시) 내의 양 측벽 및 상기 패드산화막(33)의 양 측벽에 형성된 측벽산화막(37)과, 상기 양 측벽산화막(37)의 각 일측에 일정 높이로 형성된 측벽 폴리실리콘(38)과, 상기 측벽 폴리실리콘(38) 상에 상기 양 측벽산화막(37)을 둘러싸고 형성된 측벽 질화막(39)과, 상기 양 측벽 폴리실리콘(38) 간에 존재하는 SOI 기판에 상기 제 1트렌치(미도시)보다 깊게 형성된 제 2트렌치(미도시)와 측벽 폴리실리콘(38) 및 측벽 질화막(39)을 둘러싸고 형 성된 게이트 산화막(40)과, 상기 게이트 산화막(40) 상에 상기 제 2트렌치(미도시)를 매립하여 형성된 게이트 전극(41)과, 상기 측벽산화막(37) 양측의 실리콘층(32)에 형성된 소오스/드레인(45)과, 상기 제 2트렌치(미도시) 양측의 실리콘층(32)에 형성된 제 1 채널영역(36) 및 상기 제 2 트렌치(미도시) 하부의 실리콘층(32)에 형성된 제 2 채널영역(42)을 포함하여 이루어지는 것을 그 구성상 특징으로 한다.
즉, 본 발명의 함몰형 게이트를 갖는 반도체 소자는 소오스/드레인 영역의 실리콘층이 함몰형 게이트 채널영역의 실리콘층보다 두껍게 형성되어 소오스/드레인의 기생직렬저항을 효과적으로 줄이며, 콘택 형성시의 스파이킹 현상을 방지할 수 있는 효과가 있다.
이하, 도 4a 내지 도 4i는 본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들을 통해 본 발명의 함몰형 게이트를 갖는 반도체 소자의 제조 방법을 설명하겠다.
먼저, 도 4a에서 보는 바와 같이, 절연막(51) 상에 실리콘층(52)이 형성된 SOI 기판에 1차 패드산화막(53) 및 1차 패드질화막(54)을 순차적으로 증착한 후 이를 식각하여 제 1트렌치(1T)를 형성하고, LDD(Low-Doped Drain) 이온주입공정을 통해 상기 제 1트렌치(1T) 하부의 실리콘층(52)에 LDD 불순물 영역(56)을 형성한다.
이 때, 남는 실리콘층(52)의 두께가 1000~1500Å이 되도록 식각하여 제 1트렌치(1T)을 형성한다.
그리고, 본 발명은 상기와 같이 LDD 이온주입공정을 실시함으로써 낮게 도핑된 소오스/드레인 영역의 N형 불순물 농도 조절이 용이하도록 한다.
그리고, 도 4b에서 보는 바와 같이, 상기 결과물 전면에 2차 패드산화막(57)을 증착한다.
그 다음, 도 4c에서 보는 바와 같이, 상기 2차 패드산화막(57)을 건식각하여 상기 제 1트렌치(1T) 및 1차 패드산화막(53)의 양측에 측벽산화막(57')을 형성한다.
이어서, 도 4d에서 보는 바와 같이, 상기 측벽산화막(57')이 형성된 결과물 전면에 P형 불순물로 도핑된 폴리실리콘(58)을 200~400Å의 두께로 매립 증착한다.
그 다음, 도 4e에서 보는 바와 같이, 상기 폴리실리콘(58)을 식각하여 폴리실리콘 섬(58')을 상기 제 1트렌치(1T) 내에 일정높이로 형성한 후 제 1차 문턱전압 조절 이온주입 공정을 실시한다. 폴리실리콘(58)에 의한 P형 불순물의 확산으로 기존의 LDD 불순물 영역(56') 아래까지 P형 불순물 영역(56')으로 넓어진다(점선영역까지).
즉, 상기와 같이 도핑된 폴리실리콘(58)으로부터 확산된 P형 불순물이 Halo 이온주입 역할을 함으로써 게이트 길이 감소에 따른 단채널(short-channel) 효과를 억제할 수 있을 뿐만 아니라 핫 캐리어(hot carrier) 수명시간을 개선할 수 있다.
그리고, 도 4f에서 보는 바와 같이, 상기 결과물 전면에 2차 패드질화막(59)을 50~200Å의 두께로 증착한다..
그 다음 도 4g에서 보는 바와 같이, 상기 2차 패드질화막(59)을 건식각하여 측벽질화막(59')을 형성하고, 상기 측벽질화막(59')을 마스크로 하여 폴리실리콘 섬(58')을 건식각하여 측벽폴리실리콘(58'')을 형성한다.
그 다음 도 4h에서 보는 바와 같이, 상기 측벽폴리실리콘(58'')의 형성으로 인해 드러난 실리콘층(52)을 500~700Å의 두께만큼 다시 식각하여 제 2트렌치(2T)를 형성한 후 제 2차 문턱전압 조절 이온주입 공정을 실시한다.
이 때, 상기 식각으로 인해 남는 실리콘층(52)의 두께가 300~1000Å이 되도록 한다.
이와 같이 본 발명은 2회에 걸친 제 1차 및 제 2차 문턱전압 조절 이온주입 공정을 실시함으로써 채널 영역의 불순물 농도 분포를 변화시켜 단채널 효과를 개선할 수 있다.
그리고, 도 4i에서 보는 바와 같이, 도 4h의 결과물을 열산화하여 게이트 산화막(60)을 20~60Å의 두께로 성장시킨 후 게이트 폴리실리콘(61)을 상기 제 2트렌치(2T)를 포함한 결과물 전면에 매립 증착한다.
그 다음 도 4j에서 보는 바와 같이, 상기 게이트 폴리실리콘(61)을 CMP 평탄화하고 게이트가 이웃 소자와 분리되도록 상기 게이트 폴리실리콘(61)과 게이트 산화막(60)의 일정영역을 식각하여 제거하고 상기 1차 패드질화막(54)을 식각하여 제거한 후 경사각 이온주입 공정을 통해 소오스/드레인(65)을 상기 게이트 양측의 실리콘층(52)에 형성함으로써 게이트를 완성한다.
이 때, 경사각을 30°이상으로 하여 소오스/드레인 형성을 위한 경사각 이온주입 공정을 실시함으로써 소오스/드레인의 접합에서 불순물 농도의 변화를 완만하게 완화하여 전계 세기를 감소시키고, 이에 따라 기판 전류 및 핫 캐리어 신뢰성을 개선할 수 있도록 한다.
계속하여 도 4k에서 보는 바와 같이, 상기 게이트가 형성된 결과물 전면에 3 차 패드질화막(66)을 200~800Å의 두께로 증착하여 상기 1차 패드산화막(53)의 상측에 존재하는 게이트 폴리실리콘(61')이 후속공정에서 드러나 이물질 혹은 전도 물질과의 단선을 방지할 수 있도록 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 함몰형 게이트의 채널영역보다 소오스/드레인 영역의 실리콘층을 두껍게 형성함으로써 소오스/드레인의 기생직렬저항을 효과적으로 줄이며, 콘택 형성시의 스파이킹 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 2회에 걸쳐 트렌치를 형성하여 게이트를 형성함으로써 게이트 길이 조절을 용이하게 할 뿐만 아니라 문턱전압 조절 이온주입을 2회에 걸쳐 진행하여 채널 영역의 불순물 농도 분포를 변화시킴으로써 단채널 효과를 개선할 수 있는 이점이 있다.
그리고, P형 도핑된 폴리실리콘으로부터 채널영역에 확산된 P형 불순물이 Halo 이온주입 역할을 함으로써 단채널 효과를 억제할 수 있을뿐만 아니라 핫 캐리어 수명시간을 개선할 수 있는 효과가 있다.
또한, 경사각 30°이상으로 이온주입하여 소오스/드레인을 형성함으로써 소오스/드레인의 접합에서 불순물 농도 변화를 완만하게 하여 전계 세기를 감소시켜 기판 전류 및 핫 캐리어의 신뢰성을 개선할 수 있는 이점이 있다.

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  8. SOI 기판의 상부에 패드산화막 및 1차 패드질화막을 순차 증착하는 단계;
    상기 SOI 기판의 실리콘층에 소정 깊이로 제 1 트렌치를 형성하여 상기 제 1 트렌치 하부의 SOI 기판에 LDD 불순물 영역을 형성하는 단계;
    상기 제 1 트렌치 내의 양측에 일정 높이로 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막이 형성된 제 1 트렌치 상에 폴리실리콘 섬을 형성한 후 제 1차 문턱전압 조절 이온주입을 실시하는 단계;
    상기 폴리실리콘 섬 상부에 존재하는 측벽 산화막의 양 측벽에 측벽 질화막을 형성한 후 이를 마스크로 측벽폴리실리콘막을 형성하여 제1 트렌치의 소정영역을 노출하는 단계;
    상기 노출된 제 1 트렌치 내에 제 2 트렌치를 형성한 후 제 2차 문턱전압 조절 이온주입을 실시하는 단계;
    상기 제 2 트렌치가 형성된 결과물 전면에 게이트 산화막을 형성하고 게이트 폴리실리콘을 매립 증착하는 단계;
    상기 게이트 폴리실리콘을 평탄화한 후 상기 1차 패드질화막을 제거하여 함몰형 게이트를 형성하는 단계; 및
    상기 함몰형 게이트 양측의 SOI 기판에 소스/드레인을 형성한 후 그 결과물 전면에 2차 패드질화막을 증착하는 단계를 포함하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서, 상기 SOI 기판의 실리콘층은 1500~5000Å의 두께로 형성하 는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
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  13. 제 8항에 있어서, 상기 측벽 산화막의 일정 높이는 상기 제 1 트렌치가 형성된 SOI 기판으로부터 상기 패드 산화막까지인 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  14. 제 8항에 있어서, 상기 폴리실리콘 섬은 상기 측벽 산화막이 형성된 제 1 트렌치를 매립하여 P형 도핑된 폴리실리콘을 200~400Å의 두께만큼 증착한 후 식각하여 형성하는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  15. 제 14항에 있어서, 상기 P형 도핑된 폴리실리콘은 P형 불순물의 농도를 5E18~1E21로 하여 형성하는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  16. 제 8항에 있어서, 상기 측벽 질화막은 상기 폴리실리콘 섬이 형성된 결과물 전면에 50~200Å의 질화막을 증착한 후 건식식각하여 형성하는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  17. 제 8항에 있어서, 상기 제 2트렌치는 상기 제 1트렌치로부터 500~700Å의 깊이만큼 식각하여 형성하는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  18. 제 8항에 있어서, 상기 게이트 산화막은 산화공정을 통하여 20~60Å의 두께로 형성하는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  19. 제 8항에 있어서, 상기 소오스/드레인은 경사각 30°이상으로 이온주입하여 형성하는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
  20. 제 8항에 있어서, 상기 2차 패드 질화막은 200~800Å의 두께로 증착하는 것을 특징으로 하는 함몰형 게이트를 갖는 반도체 소자의 제조 방법.
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