KR20040008406A - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 게이트 전극이 형성될 부위에 2번의 트렌치(Trench) 공정을 진행한 후, 함몰 게이트전극을 형성함으로써, 종래 기술보다 소오스/드레인 영역 부위의 반도체 기판과 채널(Channel) 영역 부위의 반도체 기판간의 단차가 커 상기 소오스/드레인 영역의 두께를 증가시키기 때문에 스파이킹(Spiking) 현상을 방지하고 기생직렬저항을 감소시켜 소자의 고집적화, 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 게이트 전극이 형성될 부위에 2번의 트렌치(Trench) 공정을 진행한 후, 함몰 게이트전극을 형성하여 소자의 고집적화, 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, p형인 반도체 기판(11)상에 패드(Pad) 산화막(13), 제 1 질화막(15) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 함몰 게이트전극이 형성될 부위에만 제거되도록 선택적으로 노광하고, 현상하여 감광막 패턴(Pattern)(도시하지 않음)을 형성하다.
이어, 상기 감광막 패턴을 마스크로 상기 제 1 질화막(15)과 패드 산화막(13)을 식각한 후, 상기 감광막 패턴을 제거한다.
그리고, 상기 반도체 기판(11)과 제 1 질화막(15) 상에 제 2 질화막을 형성하고 에치백(Etch-back) 하여 상기 산화막(13)과 제 1 질화막(15) 적층 구조의 측벽에 제 2 질화막 스페이서(Spacer)(17)를 형성한다.
그 후, 열 산화 공정을 진행하여 상기 노출된 반도체 기판(11)에 산화막(19)을 성장시킨다.
도 1b를 참조하면, 상기 제 1 질화막(15)과 제 2 질화막 스페이서(17)를 마스크로 상기 산화막(19)을 식각한 후, 전면에 문턱전압 조절 이온(21)을 이온 주입한다.
도 1c를 참조하면, 상기 제 2 질화막 스페이서(17)를 포함한 전면에 열 산화 공정을 진행하여 게이트 산화막(23)을 성장시킨다.
그리고, 상기 게이트 산화막(23)을 포함한 전면에 다결정 실리콘층(25)을 형성한다.
도 1d를 참조하면, 상기 제 1 질화막(15)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 다결정 실리콘층(25)을 식각하여 게이트전극(25a)을 형성한다.
그리고, 상기 제 1 질화막(15)과 제 2 질화막 스페이서(17)를 에치백 한다.
이어, 전면에 n형 불순물 이온을 이온 주입하고, 드라인브 인(Drive-ing) 확산하여 상기 게이트전극(25a) 양측의 반도체 기판(11) 표면내에 소오스/드레인 영역(27)을 형성한다.
그러나, 종래의 트랜지스터의 제조 방법은 소자의 집적화로 소오스/드레인 영역을 얇게 형성하기 때문에, 상기 소오스/드레인 영역의 두께가 얇아 기생직렬저항이 증가하고, 후속 공정에서 형성되는 실리사이드층이 상기 소오스/드레인 영역뿐만 아니라 반도체 기판에도 형성되는 현상인 스파이킹(Spiking) 현상이 발생되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 게이트 전극이 형성될 부위에 2번의 트렌치 공정을 진행한 후, 함몰 게이트전극을 형성함으로써, 스파이킹 현상을 방지하고 기생직렬저항을 감소시키는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,51 : 반도체 기판13 : 패드 산화막
15,35 : 제 1 질화막17,37 : 제 2 질화막 스페이서
19,39 : 산화막21,41 : 문턱전압 조절 이온
23,69 : 게이트 산화막25 : 다결정 실리콘층
25a,71 : 게이트전극27,73 : 소오스/드레인 영역
53: 제 1 패드 산화막55 : 제 1 트렌치
57 : 제 2 패드 산화막59 : 제 1 질화막 스페이서
61 : 제 1 문턱전압 조절 이온63 : 제 2 트렌치
65 : 산화막 스페이서67 : 제 2 문턱전압 조절 이온
이상의 목적을 달성하기 위한 본 발명은,
제 1 도전형의 반도체 기판 상에 제 1 패드 절연막을 형성하는 단계와,
함몰 게이트전극용 마스크를 사용한 사진식각 공정으로 상기 제 1 패드 절연막과 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와,
상기 제 1 트렌치를 포함한 전면에 제 2 패드 절연막을 형성하는 단계와,
상기 제 1 패드 절연막과 제 1 트렌치 측벽의 제 2 패드 절연막 상에 질화막 스페이서를 형성하고, 전면에 제 1 문턱전압 조절 이온을 주입하는 단계와,
상기 질화막 스페이서 사이의 상기 제 2 패드 절연막과 반도체 기판을 식각하여 제 2 트렌치를 형성하는 단계와,
상기 질화막 스페이서와 제 2 트렌치 측벽에 산화막 스페이서를 형성하고, 전면에 제 2 문턱전압 조절 이온을 주입하는 단계와,
상기 노출된 반도체 기판 상에 게이트 산화막을 성장시키고, 상기 게이트 산화막을 포함한 전면에 도전층을 형성하는 단계와,
상기 제 1 패드 절연막을 식각 방지막으로 상기 도전층을 전면 식각하여 게이트전극을 형성하고, 상기 제 1 패드 절연막을 제거하는 단계와,
상기 게이트전극을 마스크로 하여 틸트 이온 주입 공정으로 저농도의 제 2 도전형 불순물 이온을 주입하고, 이온 주입 공정으로 고농도의 제 2 도전형 불순물이온을 주입하고, 열처리하여 상기 게이트전극 양측의 반도체 기판에 LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것과,
상기 제 1 패드 절연막을 1500 ∼ 3500Å의 두께로 형성하는 것과,
상기 제 1 트렌치 형성 공정 시 상기 반도체 기판을 1000 ∼ 1500Å의 두께로 식각하는 것과,
상기 제 2 패드 절연막을 50 ∼ 100Å의 두께로 형성하는 것과,
상기 제 2 트렌치 형성 공정 시 상기 반도체 기판을 300 ∼ 1000Å의 두께로 식각하는 것과,
상기 저농도의 제 2 도전형 불순물 이온을 30 ∼ 45도 각도의 틸트 이온 주입 공정으로 주입하는 것과,
상기 소오스/드레인 영역 부위의 반도체 기판과 채널 영역 부위의 반도체 기판간에 1500 ∼ 2000Å의 단차를 갖는 것을 특징으로 한다.
본 발명의 원리는 게이트 전극이 형성될 부위에 2번의 트렌치 공정을 진행한 후, 함몰 게이트전극을 형성함으로써, 종래 기술보다 소오스/드레인 영역 부위의 반도체 기판과 채널(Channel) 영역 부위의 반도체 기판간의 단차가 커 상기 소오스/드레인 영역의 두께를 증가시키기 때문에 스파이킹 현상을 방지하고 기생직렬저항을 감소시키기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, p형인 반도체 기판(51)상에 1500 ∼ 3500Å 두께의 제 1 패드 산화막(53)을 형성하고, 상기 제 1 패드 산화막(53) 상에 감광막을 도포한다.
그리고, 상기 감광막을 함몰 게이트전극이 형성될 부위에만 제거되도록 선택적으로 노광하고, 현상하여 감광막 패턴(도시하지 않음)을 형성한다.
이어, 상기 감광막 패턴을 마스크로 상기 제 1 패드 산화막(53)을 식각한 후, 상기 감광막 패턴을 제거한다.
도 2b를 참조하면, 상기 제 1 패드 산화막(53)을 마스크로 상기 반도체 기판(51)을 1000 ∼ 1500Å의 두께로 식각하여 제 1 트렌치(55)를 형성한다.
도 2c를 참조하면, 상기 제 1 트렌치(55)를 포함한 전면에 50 ∼ 100Å의 두께로 제 2 패드 산화막(57)을 형성한다.
그리고, 상기 제 2 패드 산화막(57) 상에 제 1 질화막을 형성하고, 에치백 하여 상기 제 1 패드 산화막(53)과 제 1 트렌치(55) 측벽의 제 2 패드 산화막(57) 상에 제 1 질화막 스페이서(59)를 형성한다.
이어, 전면에 제 1 문턱전압 조절 이온(61)을 이온 주입한다.
도 2d를 참조하면, 상기 제 1 질화막 스페이서(59) 사이의 제 2 패드 산화막(57)과 반도체 기판(51)을 식각하여 제 2 트렌치(63)를 형성한다. 이때, 상기 제 2 트렌치(63) 형성 공정 시 상기 반도체 기판(51)을 300 ∼ 1000Å의 두께로 식각한다.
도 2e를 참조하면, 상기 제 2 트렌치(63)를 포함한 전면에 산화막을 형성하고, 에치백 하여 상기 제 1 질화막 스페이서(59)와 제 2 트렌치(63) 측벽에 산화막 스페이서(65)를 형성한다. 이때, 상기 제 1 질화막 스페이서(59)와 산화막 스페이서(65)의 이중 게이트 스페이서를 형성하여 GIDL(Gate Induced Drain Leakage)을 감소시킨다. 그리고, 상기 제 1 질화막 스페이서(59)와 산화막 스페이서(65)의 두께를 조절하여 후속 공정에서 형성될 게이트전극의 길이를 용이하게 조절할 수 있다.
이어, 전면에 제 2 문턱전압 조절 이온(67)을 이온 주입한다. 이때, 상기 제 1, 제 2 문턱전압 조절 이온(61,67)을 주입하여 채널 영역의 불순물 농도 분포를 변화시킴으로 숏(Short) 채널 효과를 방지한다.
도 2f를 참조하면, 열 산화 공정으로 노출된 상기 반도체 기판(51) 상에 게이트 산화막(69)을 성장시키고, 상기 게이트 산화막(69)을 포함한 전면에 다결정 실리콘층을 형성한다. 이때, 상기 게이트 산화막(69)은 상기 산화막 스페이서(65)에 의해 양쪽 끝단의 산화막 두께가 두꺼운 형상을 갖아, 후속 공정에서 형성되는 드레인 영역과 중첩되는 게이트전극 에지(Edge) 부위의 전계가 감소하여 게이트 전계에 의한 누설 전류를 감소시킨다. 그리고, 상기 산화막 스페이서(65)에 의해 상기 게이트 산화막(69) 성장 공정 시 채널 영역이 라운딩(Rounding)되어 전계가 집중되는 코너(Coner) 현상이 방지된다.
그리고, 상기 제 1 패드 산화막(53)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 다결정 실리콘층을 식각하여 게이트전극(71)을 형성하고, 상기 제 1 패드 산화막(53)을 제거한다. 이때, 상기 게이트전극(71)은 하부 부위보다상부 부위가 커 실제 게이트전극의 길이에 비해 게이트 저항이 감소된다.
도 2g를 참조하면, 상기 게이트전극(71)을 마스크로 하는 30 ∼ 45도 각도의 틸트(Tilt) 이온 주입 공정으로 저농도의 n형 불순물 이온을 주입한다.
그리고, 상기 게이트전극(71)을 마스크로 하는 일반적인 이온 주입 공정으로 고농도의 n형 불순물 이온을 주입하고, 드라이브 인 확산 공정을 진행하여 상기 게이트전극(71) 양측의 반도체 기판(51)에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 영역(73)을 형성한다.
여기서, 상기 소오스/드레인 영역(73) 부위의 반도체 기판(51) 두께는 채널 영역 부위의 반도체 기판(51) 두께보다 1500 ∼ 2000Å으로 크다.
본 발명의 트랜지스터의 제조 방법은 게이트 전극이 형성될 부위에 2번의 트렌치 공정을 진행한 후, 함몰 게이트전극을 형성함으로써, 종래 기술보다 소오스/드레인 영역 부위의 반도체 기판과 채널 영역 부위의 반도체 기판간의 단차가 커 상기 소오스/드레인 영역의 두께를 증가시키기 때문에 스파이킹 현상을 방지하고 기생직렬저항을 감소시켜 소자의 고집적화, 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (7)
- 제 1 도전형의 반도체 기판 상에 제 1 패드 절연막을 형성하는 단계와,함몰 게이트전극용 마스크를 사용한 사진식각 공정으로 상기 제 1 패드 절연막과 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와,상기 제 1 트렌치를 포함한 전면에 제 2 패드 절연막을 형성하는 단계와,상기 제 1 패드 절연막과 제 1 트렌치 측벽의 제 2 패드 절연막 상에 질화막 스페이서를 형성하고, 전면에 제 1 문턱전압 조절 이온을 주입하는 단계와,상기 질화막 스페이서 사이의 상기 제 2 패드 절연막과 반도체 기판을 식각하여 제 2 트렌치를 형성하는 단계와,상기 질화막 스페이서와 제 2 트렌치 측벽에 산화막 스페이서를 형성하고, 전면에 제 2 문턱전압 조절 이온을 주입하는 단계와,상기 노출된 반도체 기판 상에 게이트 산화막을 성장시키고, 상기 게이트 산화막을 포함한 전면에 도전층을 형성하는 단계와,상기 제 1 패드 절연막을 식각 방지막으로 상기 도전층을 전면 식각하여 게이트전극을 형성하고, 상기 제 1 패드 절연막을 제거하는 단계와,상기 게이트전극을 마스크로 하여 틸트 이온 주입 공정으로 저농도의 제 2 도전형 불순물 이온을 주입하고, 이온 주입 공정으로 고농도의 제 2 도전형 불순물 이온을 주입하고, 열처리하여 상기 게이트전극 양측의 반도체 기판에 LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 패드 절연막을 1500 ∼ 3500Å의 두께로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 트렌치 형성 공정 시 상기 반도체 기판을 1000 ∼ 1500Å의 두께로 식각함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 패드 절연막을 50 ∼ 100Å의 두께로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 트렌치 형성 공정 시 상기 반도체 기판을 300 ∼ 1000Å의 두께로 식각함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 저농도의 제 2 도전형 불순물 이온을 30 ∼ 45도 각도의 틸트 이온 주입 공정으로 주입함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 영역 부위의 반도체 기판과 채널 영역 부위의 반도체 기판간에 1500 ∼ 2000Å의 단차를 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
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Cited By (2)
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|---|---|---|---|---|
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| KR100586547B1 (ko) * | 2004-05-17 | 2006-06-08 | 주식회사 하이닉스반도체 | 함몰형 게이트를 갖는 반도체 소자 및 그 제조 방법 |
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Cited By (2)
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| KR100488099B1 (ko) * | 2002-11-18 | 2005-05-06 | 한국전자통신연구원 | 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법 |
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