KR100424184B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 부분 공핍형 실리콘-온-절연막 소자용 기판상에 함몰형 게이트를 형성하여 부동몸체효과 및 킨크효과를 제거할 수 있는 반도체 소자의 게이트 형성방법에 관한 것으로, 반도체 기판상에 배리드 절연막과 도전층을 차례로 형성하는 단계와, 상기 도전층상에 선택적으로 패터닝된 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 마스크로 하여 상기 도전층을 소정깊이 만큼 선택적으로 식각하는 단계와, 상기 노출된 도전층상에 제 2 절연막을 형성한 후, 상기 제 1 절연막과 노출된 도전층 측벽에 제 3 절연막 측벽을 형성하는 단계와, 상기 결과물에 제 1 차 문턱전압 조절 이온주입 공정을 실시하는 단계와, 상기 제 3 절연막 측벽을 마스크로 하여 상기 도전층을 소정깊이만큼 식각하는 단계와, 상기 제 3 절연막 측벽에 제 4 절연막 측벽을 형성하는 단계와, 상기 결과물에 제 2 차 문턱전압 조절 이온주입 공정을 실시하는 단계와, 상기 제 4 절연막 측벽상에 게이트 절연막을 갖는 게이트 전극을 형성하는 단계와, 상기 제 1 절연막을 제거한 후, 경사를 갖도록 저농도 불순물 이온주입 공정을 통해 LDD 영역을 형성하는 단계와, 상기 결과물 상부에 고농도 불순물 이온주입 공정을 통해 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 형성방법{A METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히 부분 공핍형실리콘-온-절연막(Silicon-On-Insulator) 소자용 기판상에 함몰형 게이트를 형성하여 부동몸체효과(Floating Body Effect) 및 킨크효과(Kink Effect)를 제거할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 반도체 소자의 실리콘-온-절연막 기판을 이용한 게이트 형성방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(10)상에 배리드 산화막(11)과 실리콘층(12)을 차례로 형성한 후, 상기 실리콘층(12)상에 패드 산화막(13)과 패드 질화막(14)을 형성한다.
이어, 상기 결과물 상부에 포토리소그래피 공정을 이용하여 상기 패드 질화막(14)과 패드 산화막(13)을 선택적으로 패터닝한다.
도 1b에 도시한 바와 같이 상기 결과물 상부에 질화막을 증착한 후, 식각공정을 통해 상기 패드 질화막(14) 및 패드 산화막(13) 측벽에 제 1 질화막 측벽(15)을 형성한다.
이어, 상기 노출된 실리콘층(12)에 로코스(LOCOS) 공정을 실시하여 필드 산화막(16)을 형성한다.
도 1c에 도시한 바와 같이 상기 제 1 질화막 측벽(15)을 마스크로 이용하여 상기 필드 산화막(16)을 선택적으로 제거하여 함몰 게이트 영역을 정의한 후, 문턱전압 조절 이온주입 공정을 실시한다.
이어, 상기 결과물 상부에 열산화막(도면에 도시하지 않았음)을 성장시킨 후, 상기 함몰 게이트 영역내에 게이트 전극(17)을 형성한다. 그리고 상기 패드 질화막(14)과 질화막 측벽(15)을 제거한다.
도 1d에 도시한 바와 같이 상기 게이트 전극(17) 측벽에 제 2 질화막 측벽(18)을 형성한 후, 상기 결과물 상부에 불순물 이온주입 공정을 통해 상기 게이트 전극(17) 양측의 기판(10)에 소오스/드레인 전극(19)을 형성하여 완전공핍형 소자를 완성한다.
그러나 상기와 같은 종래의 반도체 소자의 게이트 형성방법에 있어서는 다음과 같은 문제점이 있다.
실리콘-온-절연막 기판상에 함몰 게이트 구조를 갖는 완전공핍형 소자는 로코스만으로 함몰형 게이트 구조를 형성하여 채널과 소오스/드레인간 실리콘막의 두께 차이는 로코스 산화막 성장으로 인한 실리콘막의 손실정도에만 의존하므로 소오스/드레인 접합의 콘택형성시 스파이킹(Spiking) 현상 및 기생 직렬저항 감소를 위한 충분한 실리콘막 두께를 확보하는데 제한이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 실리콘층을 2회로 나누어 선택적으로 식각하므로 부동몸체효과 및 킨크효과를 제거하고, 함몰 게이트 영역과 소오스/드레인 영역의 실리콘층 두께의 차이를 크게하여 기생 직렬저항을 최적화할 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 실리콘-온-절연막 기판을 이용한 게이트 형성방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 실리콘-온-절연막 기판을 이용한 게이트 형성방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 배리드 산화막
102 : 실리콘층 103 : 제 1 패드 산화막
104 : 제 2 패드 산화막 105 : 질화막 측벽
106 : 산화막 측벽 107 : 게이트 산화막
108 : 게이트 전극 109 : LDD 영역
110 : 소오스/드레인 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은 반도체 기판상에 배리드 절연막과 도전층을 차례로 형성하는 단계와, 상기 도전층상에 선택적으로 패터닝된 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 마스크로 하여 상기 도전층을 소정깊이 만큼 선택적으로 식각하는 단계와, 상기 노출된 도전층상에 제 2 절연막을 형성한 후, 상기 제 1 절연막과 노출된 도전층 측벽에 제 3 절연막 측벽을 형성하는 단계와, 상기 결과물에 제 1 차 문턱전압 조절 이온주입 공정을 실시하는 단계와, 상기 제 3 절연막 측벽을 마스크로 하여 상기 도전층을 소정깊이만큼 식각하는 단계와, 상기 제 3 절연막 측벽에 제 4 절연막 측벽을 형성하는 단계와, 상기 결과물에 제 2 차 문턱전압 조절 이온주입 공정을 실시하는 단계와, 상기 제 4 절연막 측벽상에 게이트 절연막을 갖는 게이트 전극을 형성하는 단계와, 상기 제 1 절연막을 제거한 후, 경사를 갖도록 저농도 불순물 이온주입 공정을 통해 LDD 영역을 형성하는 단계와, 상기 결과물 상부에 고농도 불순물 이온주입 공정을 통해 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 도전층의 두께는 2500∼3000Å이고, 상기 제 1 절연막의 두께는 1500∼2000Å이며, 상기 제 2 절연막의 두께는 40∼60Å인 것이 바람직하다.
또한, 상기 제 1 절연막을 마스크로 하여 상기 도전층을 소정깊이 만큼 선택적으로 식각하는 단계시 상기 도전층의 두께는 1500∼2000Å이고, 상기 제 3 절연막 측벽을 마스크로 하여 상기 도전층을 소정깊이만큼 식각하는 단계시 상기 도전층의 두께는 300∼1000Å인 것이 바람직하다.
또한, 상기 LDD 영역 형성시 저농도 불순물 이온주입의 경사각은 30∼40°인것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 게이트 형성방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 실리콘-온-절연막 기판을 이용한 게이트 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(100)상에 배리드 산화막(101)과 실리콘층(102) 그리고 제 1 패드 산화막(103)을 차례로 형성한 후, 상기 실리콘층(102)이 선택적으로 노출되도록 포토리소그래피 공정을 통해 상기 제 1 패드 산화막(103)을 선택적으로 식각하여 함몰 게이트가 형성될 영역을 정의한다. 이때, 상기 제 1 패드 산화막(103)은 비등방성 건식식각 공정을 이용한다. 그리고 상기 실리콘층(102)의 두께는 2500∼3000Å이고, 상기 제 1 패드 산화막(103)의 두께는 1500∼2000Å이다.
이어, 상기 제 1 패드 산화막(103)을 마스크로 이용하여 상기 실리콘층(102)을 소정깊이 만큼 선택적으로 건식식각한다. 이때, 상기 잔존하는 실리콘층(102)의 두께는 1500∼2000Å이다.
도 2b에 도시한 바와 같이 상기 함몰 게이트가 형성될 영역에 제 2 패드 산화막(104)을 형성하고, 상기 결과물 상부에 제 1 질화막을 CVD(Chemical Vapor Deposition) 방법으로 증착한 후, 전면식각 공정을 통해 상기 함몰 게이트가 형성될 영역 측벽에 제 1 질화막 측벽(105)을 형성한다. 이때, 상기 제 2 패드 산화막(104)의 두께는 40∼60Å이다.
이어, 상기 결과물에 제 1 차 문턱전압 이온주입 공정을 실시한다.
도 2c에 도시한 바와 같이 상기 제 1 질화막 측벽(105)을 마스크로 이용하여 상기 실리콘층(102)이 소정깊이 만큼 선택적으로 건식식각한다. 이때, 상기 잔존하는 실리콘층(102)의 두께는 300∼1000Å이다.
도 2d에 도시한 바와 같이 상기 결과물 상부에 산화막을 증착한 후, 전면식각 공정을 통해 상기 제 1 질화막 측벽(105)에 산화막 측벽(106)을 형성한 후, 제 2 차 문턱전압 이온주입 공정을 실시한다.
도 2e에 도시한 바와 같이 상기 노출된 실리콘층(102)상에 게이트 산화막(107)을 성장시킨 후, 상기 결과물 상부에 게이트 물질을 증착한다. 그리고 상기 게이트 물질에 CMP 공정을 이용하여 게이트 전극(108)을 형성한 후, 상기 노출된 제 1, 제 2 패드 산화막(103)(104)을 습식식각 공정을 통해 제거한다.
이어, 상기 결과물에 30∼40°의 경사각을 갖는 저농도 불순물 이온주입 공정을 통해 상기 게이트 전극(108) 양측의 기판(100)에 LDD 영역(109)을 형성한다.
도 2f에 도시한 바와 같이 상기 결과물에 경사각을 갖지 않는 고농도 불순물 이온주입 공정을 통해 소오스/드레인 전극(110)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 게이트 형성방법에 의하면, 실리콘층을 2회로 나누어 선택적으로 식각하여 채널영역의 실리콘 두께를 충분히 얇게 형성하므로 부분공핍형 소자에서 몸체가 접지되지 못해 부동몸체효과 및 킨크효과의 문제거 없는 완전공핍형 실리콘-온-절연막 소자를 제작할 수 있다.
그리고 질화막 측벽과 산화막 측벽을 이용하여 2회에 걸쳐 실리콘층을 식각하므로 게이트 길이(Gate Length) 조절이 용이하다.
또한, 함몰 게이트 영역과 소오스/드레인 전극 영역의 실리콘층 두께 차이를 크게할 수 있어 소오스/드레인 전극의 기생 직렬저항을 감소시킬 수 있으며, 후 공정의 콘택 형성시 스파이킹 현상을 방지할 수 있다.
그리고 게이트 산화막 성장시 게이트 전극의 에지(Edge) 부근의 산화막 두께가 두꺼워져서 드레인 영역과 중첩되는 게이트 에지 부근의 전계가 감소하여 게이트 전계에 의한 누설전류 감소시킬 수 있다.
또한, 산화막 측벽에 의해 게이트 산화막을 성장시키므로 채널영역의 형태가 라운딩(Rounding)되어 전계가 집중되는 코너효과(Corner Effect)를 개선시킬 수 있다.
그리고 이중 채널 문턱전압 조절 이온주입을 통해 채널영역의 불순물 농도 분포를 변화시켜 단채널 효과를 개선할 수 있고, 큰 경사각을 갖도록 저농도 불순물 이온주입을 통해 LDD 영역을 형성하므로 소오스/드레인 전극의 접합에서 불순물 농도의 변화를 완만하게 완화하므로써 접합에서의 전계 세기를 감소시켜 기판 전류 및 핫-캐리어(Hot-Carrier)의 신뢰성을 개선할 수 있다.

Claims (4)

  1. 반도체 기판상에 배리드 절연막과 도전층을 차례로 형성하는 단계와; 그리고 제 1 절연막을 차례로 형성하는 단계와;
    상기 도전층상에 선택적으로 패터닝된 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막을 마스크로 하여 상기 도전층을 소정깊이 만큼 선택적으로 식각하는 단계와;
    상기 노출된 도전층상에 제 2 절연막을 형성한 후, 상기 제 1 절연막과 노출된 도전층 측벽에 제 3 절연막 측벽을 형성하는 단계와;
    상기 결과물에 제 1 차 문턱전압 조절 이온주입 공정을 실시하는 단계와;
    상기 제 3 절연막 측벽을 마스크로 하여 상기 도전층을 소정깊이만큼 식각하는 단계와;
    상기 제 3 절연막 측벽에 제 4 절연막 측벽을 형성하는 단계와;
    상기 결과물에 제 2 차 문턱전압 조절 이온주입 공정을 실시하는 단계와;
    상기 제 4 절연막 측벽상에 게이트 절연막을 갖는 게이트 전극을 형성하는 단계와;
    상기 제 1 절연막을 제거한 후, 경사를 갖도록 저농도 불순물 이온주입 공정을 통해 LDD 영역을 형성하는 단계와;
    상기 결과물 상부에 고농도 불순물 이온주입 공정을 통해 소오스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서,
    상기 도전층의 두께는 2500∼3000Å이고, 상기 제 1 절연막의 두께는 1500∼2000Å이며, 상기 제 2 절연막의 두께는 40∼60Å인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연막을 마스크로 하여 상기 도전층을 소정깊이 만큼 선택적으로 식각하는 단계시 상기 도전층의 두께는 1500∼2000Å이고, 상기 제 3 절연막 측벽을 마스크로 하여 상기 도전층을 소정깊이만큼 식각하는 단계시 상기 도전층의 두께는 300∼1000Å인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서,
    상기 LDD 영역 형성시 저농도 불순물 이온주입의 경사각은 30∼40°인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
KR10-2002-0002957A 2002-01-18 2002-01-18 반도체 소자의 게이트 형성방법 KR100424184B1 (ko)

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