KR101032770B1 - 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그제조방법 - Google Patents

리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명은 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 실리콘 기판에 소정의 깊이를 갖는 그루브를 형성하고, 상기 그루브의 측벽을 이용하여 사이드 게이트를 형성하며, 소스/드레인 형성을 위한 이온주입 에너지를 적절히 조절함으로써, 리세스된 채널 구조를 효과적으로 만들고, 그루브의 폭과 측벽 사이드 게이트의 길이를 조절함으로써, MOSFET 전류 및 양자점의 전체 커패시턴스를 획기적으로 줄여 단전자 트랜지스터의 동작온도를 높일 수 있는 효과가 있다.
리세스 채널, 듀얼게이트, 단전자 트랜지스터, SET

Description

리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그 제조방법{DUAL GATE SINGLE ELECTRON TRANSISTOR HAVING RECESSED CHANNEL AND MATHOD FOR FABRICATING THE SAME}
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 리세스 채널(recessed channel)을 가지는 듀얼게이트 단전자 트랜지스터(dual gate single electron transistor) 및 그 제조방법에 관한 것이다.
단전자 트랜지스터(Single Electron Transistor; SET)는 기본적으로, 도 1과 같이, 소스, 드레인, 게이트 그리고 닷(dot: 양자점)으로 구성된다.
양자점은 터널링 장벽(tunneling barrier)에 의해 소스, 드레인과 분리되고, 게이트에 의해 그 에너지(전위)가 조절된다.
양자점의 크기가 충분히 작아 다음 수식 1의 조건을 만족하고, 소스/드레인과 양자점 사이가 약하게 coupling 되어 양 자간의 터널링 저항 RT가 아래 수식 2와 같이 최저 터널링 저항 RT , min 보다 크다면, Coulomb blockade 현상이 일어나, 도 2와 같은 단전자 트랜지스터 특성이 나타나게 된다.
[수식 1]
q2/C ≫ kBT
[수식 2]
RT ≫ h/q2 (= RT , min )
수식 1에서 q2/C는 전자 1개가 양자점에 들어가는데 필요한 충전 에너지(charging energy)이고, kBT 는 온도 T에서의 열적 에너지(thermal energy)이다.
도 2에서 볼 수 있듯이 SET는 two-level logic인 MOSFET과 달리 multi-level logic이므로, 같은 기능을 MOSFET의 경우보다 적은 수의 소자로 구현할 수 있어, 집적도를 향상시키고 interconnect를 감소시킬 수 있다. 또, 이상적인 SET는 단전자로 구동되므로, 전력소모를 크게 줄일 수 있다.
이러한 장점들을 가지는 SET를 구현하기 위해 여러 가지의 구조 및 공정방법이 제시되었는데, 그 중의 하나가 도 3과 같은 듀얼게이트(dual gate) SET(DGSET)이다.
이는 컨트롤 게이트 양 옆에 존재하는 두 사이드 게이트(side gate)로 실리콘 채널 상에 터널링 장벽을 전기적으로 형성시키게 되어, 사이드 게이트 바이어스로 터널링 장벽을 컨트롤할 수 있고, 리쏘그래피(lithography)에 의해 정의될 수 있는 선 폭 보다 작은 크기의 양자점을 구현할 수 있는 장점은 있으나, 다음과 같은 문제점이 있다.
우선, 도 3의 ① 및 ③ 부분과 같이, 소스/드레인 영역이 터널링 장벽과 바로 인접하게 있지 않고 일정 거리 떨어져(underlap) 있게 되어 상부에 있는 ONO층(TEOS/Si3N4/TEOS) 및 컨트롤 게이트에 의하여 발생하는 직렬 MOSFET 성분과, 도 3의 ② 부분과 같이, 컨트롤 게이트가 전기적 장벽을 형성하는 사이드 게이트(측벽 게이트) 위를 덮고 있기 때문에 발생하는 병렬 MOSFET 성분에 의하여, 낮은 컨트롤 게이트 전압에서는 전류가 완전히 차단되고, 컨트롤 게이트 전압이 증가함에 따라 전기적인 장벽의 높이가 줄어들면서 피크(peak) 전류와 밸리(valley) 전류 사이의 차이(Peak-to-Valley-Current-Ratio; PVCR)가 줄어들어 단전자 전류는 줄어들고 MOSFET 전류(단전자 트랜지스터에선 누설전류로 작용함)는 증가하게 되는 문제점이 발생한다.
그리고, 양자점과 사이드 게이트 간에 큰 커패시턴스가 존재하여 양자점의 전체 커패시턴스를 증가시키는 원인이 되어, 동작온도가 낮다는 문제점이 있다.
상기 듀얼게이트 단전자 트랜지스터(DGSET)가 가지고 있던 비 이상적인 전기적 특성의 문제점을 근본적으로 해결하기 위해, 동일 출원인에 의하여, 도 4와 같은 Self-Aligned DGSET가 개발되어 한국 특허출원 제10-2006-0135357호 및 한국 특허출원 제10-2008-0005253호로 출원된바 있다.
그러나, 상기 Self-Aligned DGSET 또한 소스/드레인과 양자점이 동일 평면상 위치하게 되어 MOSFET 전류를 줄이는데 일정한 한계가 있다.
따라서, 본 발명은 상기 Self-Aligned DGSET가 가지고 있는 문제점을 해결하고, 소스/드레인의 정션 깊이(junction depth)를 조절함으로써, 양자점의 전체 커패시턴스를 줄여 동작온도를 높일 수 있는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터는 소정의 깊이로 파진 그루브(groove) 형상을 갖는 기판과; 상기 그루브의 양측에 제 1 절연막을 사이에 두고 형성된 2개의 사이드 게이트와; 상기 각 사이드 게이트 상에 제 2 절연막을 사이에 두고 형성된 컨트롤 게이트와; 상기 그루브를 사이에 두고 상기 기판에 형성된 소스 및 드레인 영역과; 상기 소스 영역과 상기 드레인 영역 사이에서 상기 그루브를 둘러싸며 형성된 리세스 채널 영역을 포함하여 구성되되, 상기 소스 영역 및 상기 드레인 영역의 정션 깊이는 상기 그루브의 깊이보다 얕고, 상기 각 사이드 게이트는 상기 그루브의 일 측에서 측벽 형태로 돌출되고, 상기 소스 영역 및 상기 드레인 영역 상에는 상기 제 1 절연막과 연결된 제 3 절연막이 더 형성되어 있고, 상기 제 1 내지 제 3 절연막은 동일한 산화막인 것을 특징으로 한다.
또한, 본 발명에 따른 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조하는 방법은 열 산화공정을 통하여 SOI 기판의 실리콘층 두께를 줄이는 제 1 단계와; 상기 기판 전면에 더미층을 증착하고 식각하여 소정의 더미층 패턴을 형성하는 제 2 단계와; 상기 더미층 패턴을 따라 상기 기판의 실리콘층에 소정의 깊이를 갖는 그루브를 형성하는 제 3 단계와; 상기 실리콘층의 그루브에 제 1 절연막을 형성하는 제 4 단계와; 상기 기판 전면에 사이드 게이트 물질을 증착하고 식각 하여 상기 그루브의 양 측벽에 2개의 사이드 게이트를 형성하는 제 5 단계와; 상기 각 사이드 게이트 상에 제 2 절연막을 형성하는 제 6 단계와; 상기 기판 전면에 컨트롤 게이트 물질을 증착하고 식각하여 상기 더미층 패턴이 드러나도록 하는 제 7 단계와; 상기 식각으로 드러난 상기 더미층 패턴을 제거하는 제 8 단계와; 상기 기판에 이온주입공정을 수행하여 상기 그루브의 깊이보다 낮은 정션 깊이를 갖는 소스/드레인을 형성하여 리세스 채널을 갖도록 하는 제 9 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명은 상기와 같은 구성에 의하여, 리세스된 채널 구조를 가지는 듀얼게이트 단전자 트랜지스터를 구현함으로써, MOSFET 전류 및 양자점의 전체 커패시턴스를 획기적으로 줄여 단전자 트랜지스터의 동작온도를 높일 수 있게 되었다.
또한, 본 발명에 따른 제조방법에 의하여, 기판에 소정의 깊이를 갖는 그루브를 형성하고, 상기 그루브의 측벽을 이용하여 사이드 게이트를 형성하며, 소스/드레인 형성을 위한 이온주입 에너지를 적절히 조절함으로써, 리세스된 채널 구조를 효과적으로 만들고, 그루브의 폭과 측벽 사이드 게이트의 길이를 조절함으로써, 양자점의 크기를 얼마든지 줄일 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
[구조에 관한 실시예 ]
본 발명에 의한 소자 구조는 기본적으로, 도 11 및 도 17과 같이, 소정의 깊이로 파진 그루브(groove; 61) 형상을 갖는 기판(22, 23)과; 상기 그루브의 양측에 제 1 절연막(42)을 사이에 두고 형성된 2개의 사이드 게이트(70)와; 상기 각 사이드 게이트 상에 제 2 절연막(43)을 사이에 두고 형성된 컨트롤 게이트(81)와; 상기 그루브를 사이에 두고 상기 기판(22)에 형성된 소스 및 드레인 영역(91)(92)과; 상기 소스 영역(91)과 상기 드레인 영역(92) 사이에서 상기 그루브(61)를 둘러싸며 형성된 리세스 채널 영역(도면번호 미부여)을 포함하여 구성된다.
여기서, 상기 리세스 채널 영역(엄밀히 말하면, 리세스된 채널 영역임, 이하 동일)은 소스 영역(91)과 드레인 영역(92) 사이에서 그루브(61)를 둘러싸는 그루브(61)의 하부 옆면과 밑면의 실리콘 기판부분을 말한다.
따라서, 상기 소스 영역(91) 및 상기 드레인 영역(92)의 정션 깊이는, 도 17과 같이, 상기 그루브(61)의 깊이보다 얕게 하여 MOSFET 전류 성분의 발생을 줄이도록 하는 것이 바람직하다.
그러나, 상기 정션 깊이(j)가 상기 그루브(61)의 깊이보다 너무 얕게 되면 터널링 장벽의 폭이 커지게 되어 SET 전류 성분이 줄어들게 되는 문제점이 있고, 소스 영역(91)/드레인 영역(92)의 저항이 커지게 되므로, 상기 정션 깊이(j)는 상기 그루브(61)의 깊이보다는 작게 하되, 적어도 1 nm 이상은 되도록 함이 보다 바람직하다.
또한, 상기 각 사이드 게이트(70)는, 도 17과 같이, 상기 그루브(61)의 일 측에서 측벽 형태로 소스(91)/드레인(92) 보다 돌출되도록 하여 전기적 저항을 줄 일 수 있도록 하는 것이 바람직하다.
그리고, 상기 소스(91) 및 드레인(92) 상부에는 제조 공정상, 도 17과 같이, 상기 제 1 절연막(42)과 연결된 제 3 절연막(41)이 더 형성하게 되고, 상기 제 1 내지 제 3 절연막(41)(42)(43)은 동일한 산화막으로 할 수 있다.
나머지 구성은 통상의 단전자 트랜지스터 구성을 따르게 되므로 이에 대한 설명은 생략한다.
본 실시예에 의한 단전자 트랜지스터의 전기적 특성을 종래 것과 비교하기 위하여, 도 18 내지 도 20과 같이, 각 구조에서 대비되는 채널 두께, 사이드 게이트 및 컨트롤 게이트의 길이, 게이트 산화막의 두께 등의 조건을 모두 동일하게 하고, 도 18의 그루브 깊이는 50 nm로 하여, 도 21 내지 도 27과 같은 시뮬레이션 결과를 얻었다.
도 18은 본 실시예에 의한 도 17의 구조(Recessed Channel Dual Gate SET: RC DGSET)를, 도 19는 도 3의 구조(Dual Gate SET: DGSET)를, 도 20은 도 4 또는 도 5의 구조(Self Aligned Dual Gate SET: SA DGSET)를 각각 단순화하여 시뮬레이션한 것이다.
먼저, 본 실시예에 의한 구조(RC DGSET)에 대하여 채널 길이에 따른 컨덕션 밴드(conduction band; 전도대)의 에너지 변화로 터널링 장벽이 생기는지 여부를 살펴본 결과, 도 21 내지 도 23과 같은 시뮬레이션 결과를 얻었다.
도 21과 도 22로부터, 사이드 게이트 바이어스와 채널 도핑 농도로 인해 터널링 장벽이 대칭적으로 형성되고, 컨트롤 게이트 바이어스가 올라감에 따라 터널 링 장벽은 유지되면서 가운데 부분의 전위는 낮아지는 것을 확인함으로써, 가운데 부분에 양자점이 형성되었음을 알 수 있다. 또한, 도 21과 도 22를 대비함으로써, 사이드 게이트 바이어스 전압이 높아지면 터널링 장벽의 높이가 커짐을 알 수 있다.
한편, 도 23으로부터, 소스/드레인의 정션 깊이(j)의 차이에 따라 터널링 확률에 영향을 주는 터널링 장벽의 폭과 높이가 달라짐을 확인할 수 있다. 즉, j가 작을수록(정션 깊이가 얕을수록) 터널링 장벽의 폭(W)과 높이(V)가 커져 터널링 확률(P)이 작아짐에 따라(P는 아래 수식 4에 비례함) SET 전류 성분이 작아지게 된다.
[수식 4]
Figure 112008033682419-pat00001
그리고, 소스/드레인의 정션 깊이(j)의 차이 그 자체는 소스/드레인과 양자점(dot) 사이의 거리차이를 가져와 양자점에서의 총 커패시턴스 차이를 주게 된다.
따라서, j가 작을수록(정션 깊이가 얕을수록) 양자점에서의 총 커패시턴스가 작아져 고온 동작에 유리하게 된다.
결국, 본 실시예의 구조에서는 소스/드레인의 정션 깊이(j)가 소자 특성에 중요하게 영향을 주면서 trade off됨을 알 수 있다.
또한, 본 실시예에 의한 구조는 리세스된 채널을 가지게 되므로, 터널링 장 벽의 폭이 커져도 소자의 크기가 커지지 않는 장점이 있어, 종래 구조들에 비하여 집적도를 향상시킬 수 있는 효과도 있다.
다음, 본 실시예에 의한 구조(RC DGSET)에 대한 채널 길이에 따른 컨덕션 밴드의 에너지 변화를 종래 구조 DGSET, SA DGSET의 것과 대비하여 본 결과, 도 24 및 도 25와 같은 결과를 얻었다.
도 24 및 도 25로부터, 종래 DGSET 구조는 RC DGSET 및 SA DGSET 구조에 비하여 터널링 장벽의 폭이 넓음을 알 수 있다. 이는 종래 DGSET 구조가, 도 3과 같이, 컨트롤 게이트와 소스/드레인이 정렬(align)되지 않아, 터널링 장벽이 주로 채널의 도핑 농도 차에 의해 형성되기 때문인 것으로 보인다.
결국, 본 실시예에 의한 RC DGSET 구조는 종래 SA DGSET 구조와 비슷하게 터널링 장벽이 형성되어, SET 전류 성분이 종래 DGSET 구조보다 크다는 장점이 있다.
또한, 도 24 및 도 25를 대비하여 봄으로써, 세 개의 구조 모두 사이드 게이트 바이어스 전압이 같다면 동일한 터널링 장벽의 높이가 형성되고, 컨트롤 게이트의 바이어스 전압에 따라 양자점의 전위가 달라짐을 확인할 수 있다.
마지막으로, 컨트롤 게이트 바이어스 전압에 따른 MOSFET 전류 특성을 비교하기 위하여 시뮬레이션한 결과, 도 26 및 도 27과 같은 결과를 얻었다.
SET 동작에서 MOSFET 전류 성분이 커질수록 SET 전류 성분이 묻히게 된다. 따라서, 상온에서 이상적인 동작 특성을 보이기 위해서는 터널링 확률을 가능한 높이면서 MOSFET 전류 성분을 줄여야 한다.
그런데, 도 26 및 도 27에 따르면, 종래 DGSET 구조가 MOSFET 전류 성분이 가장 작게 나오는 것으로 나타났는데, 종래 DGSET 구조는 앞서 본 바와 같이, SET 전류 성분 역시 세 개의 구조 중에서 가장 작게 나오므로, 이를 제외하고 살펴보면, 본 실시예에 의한 RC DGSET 구조가 종래 SA DGSET 구조보다 MOSFET 전류 성분을 더 효과적으로 억제하고 있음을 알 수 있다.
그리고, 본 실시예에 의한 RC DGSET 구조에 있어 소스/드레인의 정션 깊이(j)가 얕을수록 MOSFET 전류 성분을 줄이는데 더 효과적임을 알 수 있다.
상기 시뮬레이션 결과로 볼 때, 본 실시예에 의한 RC DGSET 구조는 종래 SA DGSET과 비슷한 SET 전류 성분을 유지하면서도 SA DGSET보다 더 효과적으로 MOSFET 전류 성분 줄일 수 있음을 알 수 있다.
[제조방법에 관한 실시예 ]
다음, 상기 구조에 관한 실시예에 따른 RC DGSET 구조를 제조하는 방법을 살펴보면 하기와 같다.
본 발명에 따른 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조하는 방법은, 기본적으로, 도 6 내지 도 17과 같은 제조단계를 거치게 된다.
우선, 도 6과 같이, 매몰 산화막(10) 상에 실리콘층(20)이 있는 SOI 기판을준비하고, 도 7과 같이, 상기 기판에 열 산화공정을 통하여 SOI 기판의 실리콘층(20)의 두께를 줄인다(제 1 단계).
이어, 도 8과 같은 상태에서, 리쏘그래피(lithography)를 통하여 실리콘 층(21)에 액티브 패턴을 형성하고, 상기 기판 전면에 더미층을 증착하고 식각하여 소정의 더미층 패턴을 형성한다(제 2 단계).
여기서, 상기 더미층은, 도 9와 같이, 상기 기판의 실리콘층(21) 상에 산화막(40)과 질화막(50)을 순차적으로 증착하여 형성하고, 상기 더미층 패턴은, 도 10과 같이, 상기 질화막(50)을 식각하여 형성하는 것이 바람직하다.
이때, 상기 산화막(40)은 실리콘층(21)과 질화막(50) 사이의 스트레스(stress)를 방지하기 위한 버퍼용으로 사용되고, 차후 소스/드레인 이온주입시 희생 산화막의 역할도 하게 된다.
다음은, 도 11과 같이, 상기 더미층 패턴(예컨대, 질화막 패턴; 51)을 따라 상기 기판의 실리콘층(22)에 소정의 깊이를 갖는 그루브(61)를 형성한다(제 3 단계).
여기서, 상기 그루브(61)는 상기 더미층 패턴(51)을 마스크로 하여 상기 산화막(40)과 상기 기판의 실리콘층(21)을 순차적으로 식각하는 방법으로 형성할 수도 있고, 열 산화공정시 잠식 산화를 이용 상기 기판의 실리콘층(21)에 산화막을 더 형성시킨 후 상기 더미층의 산화막(40)과 함께 제거하는 방법으로 형성할 수도 있다.
이어, 도 12와 같이, 드러난 상기 실리콘층의 그루브(61)에 열 산화공정을 통하여 제 1 절연막(42)을 형성한다(제 4 단계).
다음, 도 13과 같이, 상기 기판 전면에 사이드 게이트 물질을 증착하고 식각하여 상기 그루브(61)의 양 측벽에 2개의 사이드 게이트(70)를 형성한다(제 5 단계).
여기서, 상기 사이드 게이트 물질은 금속 또는 포클(POCl3) 도핑된 실리콘계 물질(예컨대, 폴리실리콘, 비정질실리콘 등)인 것이 바람직하다.
이어, 도 13과 같이, 상기 각 사이드 게이트(70) 상에 제 2 절연막(43)을 형성한다(제 6 단계).
다음, 도 14와 같이, 상기 기판 전면에 컨트롤 게이트 물질(80)을 증착하고, 도 15와 같이, 식각하여 상기 더미층 패턴(51)이 드러나도록 한다(제 7 단계).
상기 제 7 단계에서 컨트롤 게이트(81)를 그루브(61) 패턴에 정렬시켜 차후 소스/드레인과 정렬되도록 하게 되는데, 이는 구체적으로 상기 질화막(51)을 식각 스토퍼(stopper)로 하는 CMP 공정 또는 상기 컨트롤 게이트 물질(80)의 에치 백(etch back) 공정을 이용하여 구현될 수 있다.
이어, 도 16과 같이, 상기 식각으로 드러난 상기 더미층 패턴(51)을 제거한다(제 8 단계).
마지막으로, 도 17과 같이, 상기 기판에 이온주입공정을 수행하여 상기 그루브(61)의 깊이보다 낮은 정션 깊이를 갖는 소스(91)/드레인(92)을 형성한다(제 9 단계).
여기서, 상기 소스(91)/드레인(92)의 정션 깊이는 이온주입 에너지를 조절함으로써, 용이하게 적정한 깊이를 갖도록 구현할 수 있게 된다.
물론, 상기 컨트롤 게이트 물질(80)을 실리콘계 물질로 할 경우 상기 제 9 단계에서의 이온주입은 소스(91)/드레인(92) 영역뿐만 아니라 컨트롤 게이트(81) 에도 전면적으로 실시하는 것이 바람직하다.
기타, 후속 공정은 통상의 단전자 트랜지스터 제조공정 또는 일반적인 CMOS 공정에 따르면 되므로, 이에 관한 설명은 생략한다.
도 1은 단전자 트랜지스터의 기본적인 구성도이다.
도 2는 단전자 트랜지스터의 이상적인 전기적 특성도이다.
도 3은 Dual Gate SET(DGSET)의 구조를 보여주는 단면도이다.
도 4 및 도 5는 각각 Self Aligned Dual Gate SET(SA DGSET)의 구조를 보여주는 단면도이다.
도 6 내지 도 17은 본 발명에 의한 제조공정을 보여주는 공정 단면도이다.
도 18은 본 발명의 일 실시예에 의한 도 17의 구조(RC DGSET)를, 도 19는 도 3의 구조(DGSET)를, 도 20은 도 4 또는 도 5의 구조(SA DGSET)를 각각 단순화하여 시뮬레이션하기 위한 단면도이다.
도 21 내지 도 27은 시뮬레이션 결과를 보여주는 전기적 특성도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 매몰 산화막 20, 21, 22, 23 : 실리콘층
41 : 산화막 42, 43 : 각각 제 1, 제 2 절연막
51 : 더미층 패턴(질화막 패턴) 61 : 그루브(groove)
70 : 사이드 게이트 81 : 컨트롤 게이트
91, 92 : 각각 소스, 드레인 j : 정션 깊이

Claims (10)

  1. 삭제
  2. 삭제
  3. 소정의 깊이로 파진 그루브(groove) 형상을 갖는 기판과;
    상기 그루브의 양측에 제 1 절연막을 사이에 두고 형성된 2개의 사이드 게이트와;
    상기 각 사이드 게이트 상에 제 2 절연막을 사이에 두고 형성된 컨트롤 게이트와;
    상기 그루브를 사이에 두고 상기 기판에 형성된 소스 및 드레인 영역과;
    상기 소스 영역과 상기 드레인 영역 사이에서 상기 그루브를 둘러싸며 형성된 리세스 채널 영역을 포함하여 구성되되,
    상기 소스 영역 및 상기 드레인 영역의 정션 깊이는 상기 그루브의 깊이보다 얕고,
    상기 각 사이드 게이트는 상기 그루브의 일 측에서 측벽 형태로 돌출되고,
    상기 소스 영역 및 상기 드레인 영역 상에는 상기 제 1 절연막과 연결된 제 3 절연막이 더 형성되어 있고,
    상기 제 1 내지 제 3 절연막은 동일한 산화막인 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터.
  4. 삭제
  5. 열 산화공정을 통하여 SOI 기판의 실리콘층 두께를 줄이는 제 1 단계와;
    상기 기판 전면에 더미층을 증착하고 식각하여 소정의 더미층 패턴을 형성하는 제 2 단계와;
    상기 더미층 패턴을 따라 상기 기판의 실리콘층에 소정의 깊이를 갖는 그루브를 형성하는 제 3 단계와;
    상기 실리콘층의 그루브에 제 1 절연막을 형성하는 제 4 단계와;
    상기 기판 전면에 사이드 게이트 물질을 증착하고 식각하여 상기 그루브의 양 측벽에 2개의 사이드 게이트를 형성하는 제 5 단계와;
    상기 각 사이드 게이트 상에 제 2 절연막을 형성하는 제 6 단계와;
    상기 기판 전면에 컨트롤 게이트 물질을 증착하고 식각하여 상기 더미층 패 턴이 드러나도록 하는 제 7 단계와;
    상기 식각으로 드러난 상기 더미층 패턴을 제거하는 제 8 단계와;
    상기 기판에 이온주입공정을 수행하여 상기 그루브의 깊이보다 낮은 정션 깊이를 갖는 소스/드레인을 형성하여 리세스 채널을 갖도록 하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 단계의 더미층은 상기 기판의 실리콘층 상에 산화막과 질화막이 순차적으로 증착되어 형성된 것이고,
    상기 더미층 패턴은 상기 질화막을 식각하여 형성한 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 3 단계의 그루브는 상기 더미층 패턴을 마스크로 하여 상기 산화막과 상기 기판의 실리콘층을 순차적으로 식각하는 방법으로 형성하는 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법.
  8. 제 6 항에 있어서,
    상기 제 3 단계의 그루브는 열 산화공정으로 상기 기판의 실리콘층에 산화막을 더 형성시킨 후 상기 더미층의 산화막과 함께 제거하는 방법으로 형성하는 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 사이드 게이트 물질은 금속 또는 포클(POCl3) 도핑된 실리콘계 물질인 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 7 단계의 컨트롤 게이트 물질 식각은 상기 질화막을 식각 스토퍼(stopper)로 하는 CMP 공정 또는 상기 컨트롤 게이트 물질의 에치 백(etch back) 공정을 이용하는 것을 특징으로 하는 리세스 채널을 가지는 듀얼게이트 단전자 트랜지스터의 제조방법.
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