KR101246306B1 - 단전자 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것으로, 기존 CMOS 공정을 통해 기판의 돌출부에 형성된 소스 영역, 측벽 절연막 및 드레인 영역에 의하여 트렌치를 형성하고, 상기 트렌치 속에 터널링 절연막 및 게이트 절연막으로 양자점을 둘러싸도록 함으로써, 양자점의 크기를 효과적으로 줄일 수 있고, CMOS 공정으로 제조되는 소자와 하나의 기판에 동시 집적할 수 있는 효과가 있다.
Description
본 발명은 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
단전자 트랜지스터는, 도 1과 같이, 기본적으로 소스, 드레인, 게이트 그리고 양자점(quantum dot)으로 구성된다. 여기서 양자점은 소스와 채널, 드레인과 채널의 접합 장벽(junction barrier)에 의해 고립되어 형성되고, 게이트 전압으로 양자점의 전위(potential)를 조정하게 된다. 또한, 소스를 기준으로 한 드레인 및 게이트 바이어스 전압에 따라 전자가 제한적으로 접합 장벽을 통과함으로써, 도 2와 같이, 독특한 특성을 가지며 전류가 흐르게 된다.
도 2와 같은 단전자 트랜지스터의 전류-전압 특성(quantum blockade 현상)이 나오기 위해서는 하기 두가지 조건을 만족하여야 한다.
첫째로, 양자점의 전체 커패시턴스(C)가 [e2/C(전자 1개가 양자점에 들어가는데 필요한 충전에너지)>>kBT(온도 T에서의 열적에너지)]식을 만족시킬 수 있도록, 양자점의 크기가 충분히 작아야 한다.
둘째로, 터널링의 허용 정도를 나타내는 지표인 터널링 저항(tunneling resistance, RT)이 h/e2보다 훨씬 커야한다(즉, RT>>h/e2).
결국, 단전자 트랜지스터 제작시 상온 동작이 가능하게 하기 위해서는, 양자점의 전체 커패시턴스(C)가 충분히 작도록 양자점을 최대한 작게 만들면서, 상온에서 터널링 전류 이외의 열적 전류 성분을 막을 수 있도록 충분한 크기의 장벽을 가지도록 하여야 한다.
지금까지 알려진 단전자 트랜지스터는 주로 터널링 장벽을 어떻게 형성할 것인가에 초점을 두고 다양하게 시도되어 왔는데, 그 대표적인 것이, 컨트롤 게이트 양 옆에 사이드 게이트를 추가하여 바이어스를 별도 가함으로써 전기적 터널링 장벽을 형성하는 방법(특허문헌1 참조), 실리콘의 두께를 줄여 에너지 밴드갭의 차이를 증가시켜 장벽을 만드는 방법(quantum confinement 방법, 특허문헌 2 참조), 금속 또는 실리사이드와 실리콘 접합에서 생기는 쇼트키 장벽(schottky barrier)을 이용하는 방법(특허문헌 3 참조), 금속/산화막/실리콘 접촉에 의한 모스 장벽을 터널링 장벽으로 이용하는 방법(특허문헌 4 참조) 등이 있다.
그러나, 전기적으로 터널링 장벽을 형성하는 방법은 장벽을 바이어스를 통해 제어할 수 있다는 장점은 있지만, 양자점과 사이드 게이트 간에 커플링(coupling)이 증가하여 양자점의 커패시턴스를 증가시키는 단점이 있고, 실리콘의 두께를 줄여 장벽을 만드는 방법은 SOI 등을 이용한 ultra-thin-body일수록 양자점의 크기를 작게 만들 수 있으나, 두께 차이로 장벽을 형성해야 하므로 ultra-thin-body를 이용하는데 한계가 있고 두께 조절용 트렌치 형성을 위한 식각 제어에도 어려움이 있으며, 쇼트키 장벽을 이용하는 방법은 쇼트키 접촉으로 생기는 0.5~0.7V의 장벽으로 상온 동작도 가능하다고 하나, 금속 또는 실리사이드와 접촉되는 실리콘 계면의 트랩(trap)과 페르미 레벨 피닝(Fermi level pinning) 현상으로 장벽이 깨끗하게 형성되지 않는 나머지 양자점을 선명하게 정의할 수 없는 문제점이 있고, 모스 장벽을 이용하는 방법은 고가의 SOI 기판을 이용하여야 하는 문제점 등이 있다.
따라서, 보다 효과적으로 터널링 장벽을 형성하고, 양자점의 크기도 줄여 상온 동작이 가능한 새로운 구조 및 제조방법이 계속 요구되고 있다.
본 발명은 기존 CMOS 공정을 이용하여 보다 효과적으로 양자점의 크기를 줄일 수 있는 단전자 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 단전자 트랜지스터는 일측에 돌출부를 갖도록 'ㄴ'자 형으로 식각된 반도체 기판; 상기 기판의 돌출부에 형성된 소스 영역; 상기 돌출부의 측벽 일부와 식각된 기판 상에 형성된 측벽 절연막; 상기 측벽 절연막 상에 상기 소스 영역과 마주보며 상기 측벽 절연막보다 돌출되도록 형성된 드레인 영역; 상기 측벽 절연막 상에서 상기 소스 영역 및 상기 드레인 영역과 터널링 절연막을 사이에 두고 형성된 양자점; 상기 양자점의 앞뒤 및 상부를 감싸며 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트를 포함하여 구성된 것을 특징으로 한다.
그리고, 상기 측벽 절연막은 상기 소스 영역 및 상기 드레인 영역과 함께 일정 깊이와 폭을 갖는 트렌치를 형성하여 상기 양자점의 높이 및 길이를 1차적으로 결정하는 것을 본 발명에 따른 단전자 트랜지스터의 다른 특징으로 한다.
그리고, 상기 터널링 절연막은 상기 트렌치의 측벽에 형성되어 상기 양자점의 길이를 2차적으로 결정하는 것을 본 발명에 따른 단전자 트랜지스터의 다른 특징으로 한다.
그리고, 상기 측벽 절연막, 상기 터널링 절연막 및 상기 게이트 절연막은 동일한 실리콘 산화막이고, 상기 기판은 단결정 실리콘이고, 상기 양자점은 실리콘계 물질로 형성된 것을 본 발명에 따른 단전자 트랜지스터의 다른 특징으로 한다.
그리고, 상기 소스 영역 및 상기 드레인 영역은 불순물 도핑층 또는 금속실리사이드로 형성된 것을 본 발명에 따른 단전자 트랜지스터의 다른 특징으로 한다.
한편, 본 발명에 따른 단전자 트랜지스터의 제조방법은 벌크 실리콘 기판을 준비하는 제 1 단계; 상기 기판의 일부를 식각하여 적어도 일측에 돌출부가 형성되도록 하는 제 2 단계; 식각된 상기 기판 상에 제 1 절연막을 일정 두께로 형성하는 제 3 단계; 상기 제 1 절연막 상에 드레인 물질을 증착하고 식각하여 상기 돌출부와 마주보는 상기 기판의 타측에 드레인 패턴을 형성하는 제 4 단계; 이온주입공정으로 상기 돌출부 및 상기 드레인 패턴에 각각 소스 영역 및 드레인 영역을 형성하는 제 5 단계; 상기 소스 영역 및 상기 드레인 영역이 일부 드러나며 트렌치가 형성되도록 상기 제 1 절연막을 식각하는 제 6 단계; 상기 트렌치를 이루도록 드러난 상기 소스 영역 및 상기 드레인 영역 상에 제 2 절연막을 형성하는 제 7 단계; 상기 제 2 절연막이 형성된 상기 트렌치에 양자점 물질을 채우는 제 8 단계; 상기 양자점 물질을 식각하여 양자점을 형성하는 제 9 단계; 및 상기 양자점 상에 제 3 절연막을 형성하고 이어 상기 제 3 절연막 상에 게이트를 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 한다.
그리고, 상기 제 4 단계는 상기 드레인 물질을 증착한 후 평탄화 공정을 수행한 다음 건식 식각 공정을 통하여 상기 드레인 패턴을 형성하는 것을 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 특징으로 한다.
그리고, 상기 드레인 물질 및 상기 양자점 물질은 실리콘계 물질이고, 상기 제 2 절연막은 열 산화공정으로 형성된 실리콘 산화막인 것을 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 특징으로 한다.
그리고, 상기 제 3 단계에서 상기 제 1 절연막의 두께로 상기 양자점의 길이를 1차적으로 정의하고, 상기 제 7 단계에서 상기 제 2 절연막의 두께로 상기 양자점의 길이를 2차적으로 정의하는 것을 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 특징으로 한다.
그리고, 상기 제 6 단계에서 상기 제 1 절연막을 식각하여 형성된 상기 트렌치의 깊이로 상기 양자점의 높이를 1차적으로 정의하는 것을 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 특징으로 한다.
그리고, 상기 제 9 단계에서 상기 양자점 물질의 식각은 상기 트렌치 방향과 수직한 방향으로 이빔(E-beam) 공정으로 진행하여 상기 양자점의 폭을 1차적으로 정의하는 것을 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 특징으로 한다.
그리고, 상기 제 10 단계에서 상기 제 3 절연막의 형성은 열 산화공정을 포함해서 진행하여 상기 양자점의 높이 및 폭을 각각 2차적으로 정의하는 것을 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 특징으로 한다.
본 발명에 따른 단전자 트랜지스터의 또 다른 제조방법은 벌크 실리콘 기판을 준비하는 제 1 단계; 상기 기판의 일부를 식각하여 적어도 일측에 돌출부가 형성되도록 하는 제 2 단계; 식각된 상기 기판 상에 제 1 절연막을 일정 두께로 형성하는 제 3 단계; 상기 제 1 절연막 상에 드레인 물질을 증착하고 식각하여 상기 돌출부와 마주보는 상기 기판의 타측에 드레인 패턴을 형성하는 제 4 단계; 상기 돌출부 및 상기 드레인 패턴이 일부 드러나며 트렌치가 형성되도록 상기 제 1 절연막을 식각하는 제 5 단계; 상기 트렌치를 이루도록 드러난 상기 돌출부 및 상기 드레인 패턴 상에 제 2 절연막을 형성하는 제 6 단계; 상기 제 2 절연막이 형성된 상기 트렌치에 양자점 물질을 채우는 제 7 단계; 상기 양자점 물질을 식각하여 양자점을 형성하는 제 8 단계; 및 상기 양자점 상에 제 3 절연막을 형성하고 실리사이드 공정으로 상기 돌출부 및 상기 드레인 패턴에 소스 및 드레인 영역을 형성하는 제 9 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의한 단전자 트랜지스터는 기판의 돌출부에 형성된 소스 영역, 측벽 절연막 및 드레인 영역에 의하여 트렌치를 형성하고, 상기 트렌치 속에 터널링 절연막 및 게이트 절연막으로 양자점을 둘러싸도록 함으로써, 양자점의 크기를 효과적으로 줄일 수 있다.
또한, 본 발명에 의한 단전자 트랜지스터의 제조방법은 기존 CMOS 공정을 통해 양자점의 크기를 공정상 얼마든지 효과적으로 제어할 수 있으며, CMOS 공정으로 제조되는 소자와 하나의 기판에 동시 집적할 수 있는 효과가 있다.
도 1은 단전자 트랜지스터의 기본적인 구조도이다.
도 2는 단전자 트랜지스터의 전류-전압 특성도이다.
도 3 내지 도 15는 본 발명에 따른 단전자 트랜지스터 제조방법의 일 실시예를 보여주는 공정 사시도이다.
도 16 내지 도 23은 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 실시예를 보여주는 공정 사시도이다.
도 2는 단전자 트랜지스터의 전류-전압 특성도이다.
도 3 내지 도 15는 본 발명에 따른 단전자 트랜지스터 제조방법의 일 실시예를 보여주는 공정 사시도이다.
도 16 내지 도 23은 본 발명에 따른 단전자 트랜지스터 제조방법의 다른 실시예를 보여주는 공정 사시도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예를 단전자 트랜지스터의 구조와 그 제조방법에 관한 실시예로 나누어 각각에 대하여 설명한다.
[
단전자
트랜지스터의 구조에 관한
실시예
]
우선, 본 발명에 의한 단전자 트랜지스터의 구조는 기본적으로, 도 15 및 도 23에 공통으로 도시된 바와 같이, 일측에 돌출부(11)를 갖도록 'ㄴ'자 형으로 식각된 반도체 기판(12); 상기 기판의 돌출부에 형성된 소스 영역(14, 14a); 상기 돌출부의 측벽 일부와 식각된 기판 상에 형성된 측벽 절연막(22, 22a); 상기 측벽 절연막 상에 상기 소스 영역(14, 14a)과 마주보며 상기 측벽 절연막(22, 22a)보다 돌출되도록 형성된 드레인 영역(34, 34a); 상기 측벽 절연막 상에서 상기 소스 영역(14, 14a) 및 상기 드레인 영역(34, 34a)과 터널링 절연막(40, 42)을 사이에 두고 형성된 양자점(56); 상기 양자점의 앞뒤 및 상부를 감싸며 형성된 게이트 절연막(60, 62); 및 상기 게이트 절연막 상에 형성된 게이트(70)를 포함하여 구성된다.
여기서, 상기 측벽 절연막(22, 22a)은, 도 9와 같이 상기 소스 영역(14) 및 상기 드레인 영역(34)과 함께, 또는 도 16과 같이 기판 돌출부(11)와 드레인 패턴(32)과 함께 각각 일정 깊이와 폭을 갖는 트렌치(13, 13a)를 형성하여 상기 양자점(56)의 높이 및 길이를 1차적으로 결정한다.
그리고, 상기 터널링 절연막(40, 42)은, 도 10과 같이 상기 트렌치(13)의 측벽을 포함한 노출된 상기 소스 영역(14) 및 상기 드레인 영역(34) 상에 형성되어, 또는 도 23과 같이 상기 트렌치(13a)의 측벽에 형성되어 각각 상기 양자점(56)의 길이를 2차적으로 결정한다.
또한, 상기 측벽 절연막(22, 22a), 상기 터널링 절연막(40, 42) 및 상기 게이트 절연막(60, 62)은 동일한 실리콘 산화막이고, 상기 기판(12)은 단결정 실리콘이고, 상기 양자점(56)은 실리콘계 물질로, 상기 소스영역(14, 14a) 및 상기 드레인 영역(34, 34a)은 불순물 도핑층 또는 금속실리사이드로 각각 형성할 수 있다.
이때, 상기 양자점(56)은 상기 게이트 절연막(60, 62) 형성시 열 산화공정을 함께 진행함으로써, 양자점의 높이와 폭을 더 조절할 수 있다.
도 13 및 도 20에서 확대 도시한 바와 같이, 양자점(54)의 크기는 길이(a), 폭(b) 및 높이(c)로 결정되는데, 이들 각 요소는 상기와 같은 본 발명의 각 구성에 의하여 용이하게 그 크기를 제어할 수 있으므로, 최종 만들어질 양자점(56)의 크기를 효과적으로 줄일 수 있게 된다.
즉, 양자점(56)의 길이(a)는 상기 측벽 절연막(22, 22a)의 두께에 의하여 1차적으로 결정되고, 상기 터널링 절연막(40, 42)의 두께에 의하여 2차적으로 결정된다.
양자점(56)의 폭(b)은 후술될 양자점(56) 형성시 식각 마스크(미도시)의 최소 선폭에 의하여 1차적으로 결정되고, 상기 게이트 절연막(60, 62) 형성시 열 산화공정에 의하여 2차적으로 결정된다.
양자점(56)의 높이(c)는 상기 측벽 절연막(22, 22a)을 식각하여 형성하는 트렌치(13, 13a)의 깊이에 의하여 1차적으로 결정되고, 상기 게이트 절연막(60, 62) 형성시 열 산화공정에 의하여 2차적으로 결정된다.
따라서, 본 발명의 각 구성 형성시 공정 조건을 조절하여 용이하게 양자점(56)의 크기를 최소화시킬 수 있고, 반복 공정을 통하여도 동일한 크기의 양자점을 재현성 있게 구현할 수 있게 된다.
[
단전자
트랜지스터의 제조방법에 관한 제 1
실시예
]
다음은, 도 3 내지 도 15를 참조하며, 상기 단전자 트랜지스터의 구조를 제조하기 위한 일 제조방법을 살펴본다.
먼저, 도 3과 같이, 벌크 실리콘 기판(10)을 준비한다(제 1 단계).
이어, 도 4와 같이, 상기 기판의 일부를 식각하여 적어도 일측에 돌출부(11)가 형성되도록 한다(제 2 단계).
여기서, 상기 기판(10)의 식각은 CMOS 공정의 소자간 분리를 위한 STI 공정의 일환으로 기판을 식각하는 방식을 이용할 수 있다.
다음, 도 5와 같이, 식각된 상기 기판(12) 상에 제 1 절연막(20)을 일정 두께로 형성한다(제 3 단계).
이때, 상기 제 1 절연막(20)은 추후 측벽 절연막(22)을 형성하기 위한 것으로, 그 두께는 양자점의 길이(a)를 1차적으로 결정하게 되므로, dry oxidation이나 MTO 공정을 이용하여 형성한다.
이어, 도 6과 같이, 상기 제 1 절연막(20) 상에 드레인 물질(30)을 증착하고 식각하여, 도 7과 같이, 상기 돌출부(11)와 마주보는 상기 기판의 타측에 드레인 패턴(32)을 형성한다(제 4 단계).
여기서, 상기 드레인 물질(30)은 도전성 물질일 수 있으나, 반도체 물질(예컨대, 폴리실리콘과 같은 실리콘계 물질)로 하여 차후 불순물 이온주입으로 소스 영역 형성시 드레인 영역이 함께 형성될 수 있도록 할 수 있다.
그리고, 상기 드레인 패턴(32) 형성은 상기 드레인 물질(30)을 증착한 후 CMP 공정을 이용하여 제 1 절연막(20)이 드러날 때까지 평탄화시킬 수도 있으나(제 1 절연막을 식각 스토퍼로 이용), 도 6과 같이, 제 1 절연막(20) 위에서 평탄화시킨 후 일정 두께로 식각하여 내려오며, 도 7과 같이, 제 1 절연막(20)과 단차지도록 형성할 수도 있다.
다음, 도 8과 같이, 이온주입공정으로 기판 전면에 불순물을 주입하여 상기 돌출부(11) 및 상기 드레인 패턴(32)에 각각 소스 영역(14) 및 드레인 영역(34)을 형성한다(제 5 단계).
이어, 도 9와 같이, 상기 소스 영역(14) 및 상기 드레인 영역(34)이 일부 드러나며 트렌치(13)가 형성되도록 상기 제 1 절연막(20)을 식각한다(제 6 단계).
이때 형성되는 트렌치(13)의 깊이는 차후 양자점의 높이(c)를 결정하게 되므로, 상기 제 1 절연막(20)의 식각 정도를 조절한다.
여기서, 상기 제 1 절연막(20)은 실리콘 산화막일 수 있는데, 이 경우 HF의 농도와 식각 시간을 조절하여 습식 식각으로 일정 깊이를 갖도록 식각할 수 있다. 물론, 건식 식각으로 할 경우도 식각 시간 등을 조정하면 얼마든지 상기 트렌치(13)의 깊이를 조절할 수 있다. 이렇게 식각된 제 1 절연막은 측벽 절연막(22)으로 된다.
다음, 도 10과 같이, 상기 트렌치(13)를 이루도록 드러난 상기 소스 영역(14) 및 상기 드레인 영역(34) 상에 제 2 절연막(40)을 형성한다(제 7 단계).
여기서, 상기 제 2 절연막(40)은 소스 영역(14)의 전자가 양자점(56)으로 터널링되고, 다시 양자점(56)에서 드레인 영역(34)으로 터널링 되기 위한 터널링 절연막 역할을 하게 된다.
따라서, 단전자 트랜지스터의 특성이 나오도록 즉, 상온에서 열적 전류 성분을 충분히 막을 수 있도록 하며, 동시에 상기와 같은 전자의 터널링 현상이 일어 날 수 있도록 상기 제 2 절연막(40)의 두께를 결정하여야 한다.
이러한, 제 2 절연막(40)의 두께는 또한, 차후 형성될 양자점(56)의 길이(a)를 2차적으로 결정하는 역할을 하게 된다.
상기 제 2 절연막(40)의 두께 조절은 공정 조건을 조절하면 얼마든지 가능하다. 예컨대, 상기 드레인 영역(34)도 불순물이 도핑된 실리콘계 물질로 형성될 경우, 열 산화공정을 통하여 제 2 절연막(40)을 형성하고, 공정시간이나 온도 등을 조절하여 그 두께를 조절할 수 있다.
이어, 도 11과 같이, 상기 제 2 절연막(40)이 형성된 상기 트렌치(13)에 양자점 물질(50)을 채운다(제 8 단계).
여기서, 상기 양자점 물질(50)은 금속 등 도전성 물질일 수 있으나, 불순물이 도핑된 실리콘계 물질(예컨대, 폴리실리콘, 비정질 실리콘 등), 나아가 불순물이 도핑되지 않은 실리콘계 물질일 수 있고, 상기 트렌치(13)에 잘 채워지도록 LPCVD 공정을 이용할 수 있다.
다음, 도 12와 같이, 양자점의 폭을 1차적으로 정의하기 위하여 상기 트렌치 방향과 수직한 방향으로 이빔(E-beam) 공정을 진행 후 건식식각으로 필요없는 부분을 식각한다.
상기 이빔(E-beam) 공정은 수 nm의 공정이 가능하므로, 이에 의한 최소 선폭으로 차후 양자점(56)의 폭(b)을 1차적으로 결정하게 된다.
이어, 도 13과 같이, 이빔(E-beam) 공정시 증착한 PR(감광막)을 제거하고, 건식식각으로 나머지 양자점 물질의 양자점 패턴(52, 식각 마스크)을 균일한 두께로 제거하여 양자점(54)을 형성한다(제 9 단계).
도 13에서는 편의상 전면에 양자점(54)이 형성된 것으로 도시하였으나, 소스 영역(14)과 드레인 영역(34) 사이의 트렌치(13) 가운데 형성될 수 있음은 물론이다.
다음, 도 14와 같이, 상기 양자점(56) 상에 제 3 절연막(60)을 형성하고 이어, 도 15와 같이, 상기 제 3 절연막(60) 상에 게이트(70)를 형성한다(제 10 단계).
여기서, 상기 양자점(56)이 실리콘계 물질로 형성되었을 경우, 상기 제 3 절연막(60) 형성시 열 산화공정을 더 포함하여 진행하며 공정조건을 조절함으로써, 상기 양자점(56)의 폭(b) 및 높이(c)를 각각 2차적으로 더 줄일 수 있다.
이상 설명한 바와 같이, 본 실시예에 의하여 단전자 트랜지스터를 기존 CMOS 공정을 이용하여 보다 효과적으로 양자점의 크기(길이, 폭, 높이)를 줄일 수 있다.
[
단전자
트랜지스터의 제조방법에 관한 제 2
실시예
]
다음은, 도 3 내지 도 7 및 도 16 내지 도 23을 참조하며, 상기 단전자 트랜지스터의 구조를 제조하기 위한 다른 제조방법을 살펴본다.
먼저, 상기 제 1 실시예의 제 1 단계 내지 제 4 단계와 동일하게 실시한 다음(도 3 내지 도 7 참조), 도 16과 같이, 상기 돌출부(11) 및 상기 드레인 패턴(32)이 일부 드러나며 트렌치(13a)가 형성되도록 상기 제 1 절연막(20)을 식각한다(제 5 단계).
이때 형성되는 트렌치(13a)의 깊이는 차후 양자점의 높이(c)를 결정하게 되므로, 상기 제 1 절연막(20)의 식각 정도를 조절한다. 다만, 차후 소스/드레인 영역 형성을 위한 실리사이드 공정시 양자점이 소정의 절연막으로 충분히 덮일 수 있도록 상기 제 1 실시예보다 제 1 절연막(20)을 많이 식각하여 상기 트렌치(13a)의 깊이가 충분히 깊도록 한다.
여기서, 상기 제 1 절연막(20)은 실리콘 산화막일 수 있는데, 이 경우 HF의 농도와 식각 시간을 조절하여 습식 식각으로 일정 깊이를 갖도록 식각할 수 있다. 물론, 건식 식각으로 할 경우도 식각 시간 등을 조정하면 얼마든지 상기 트렌치(13a)의 깊이를 조절할 수 있다. 이렇게 식각된 제 1 절연막은 측벽 절연막(22a)으로 된다.
다음, 도 17과 같이, 상기 트렌치(13a)를 이루도록 드러난 상기 돌출부(11) 및 상기 드레인 패턴(32) 상에 제 2 절연막(40)을 형성한다(제 6 단계).
여기서, 상기 제 2 절연막(40)은 차후 소스 영역(14a)의 전자가 양자점(56)으로 터널링되고, 다시 양자점(56)에서 드레인 영역(34a)으로 터널링 되기 위한 터널링 절연막 역할을 하게 된다.
따라서, 단전자 트랜지스터의 특성이 나오도록 즉, 상온에서 열적 전류 성분을 충분히 막을 수 있도록 하며, 동시에 상기와 같은 전자의 터널링 현상이 일어 날 수 있도록 상기 제 2 절연막(40)의 두께를 결정하여야 한다.
이러한, 제 2 절연막(40)의 두께는 또한, 차후 형성될 양자점(56)의 길이(a)를 2차적으로 결정하는 역할을 하게 된다.
상기 제 2 절연막(40)의 두께 조절은 공정 조건을 조절하면 얼마든지 가능하다. 예컨대, 상기 드레인 패턴(32)도 불순물이 도핑된 실리콘계 물질로 형성될 경우, 열 산화공정을 통하여 제 2 절연막(40)을 형성하고, 공정시간이나 온도 등을 조절하여 그 두께를 조절할 수 있다.
이어, 도 18과 같이, 상기 제 2 절연막(40)이 형성된 상기 트렌치(13a)에 양자점 물질(50)을 채운다(제 7 단계).
여기서, 상기 양자점 물질(50)은 금속 등 도전성 물질일 수 있으나, 불순물이 도핑된 실리콘계 물질(예컨대, 폴리실리콘, 비정질 실리콘 등), 나아가 불순물이 도핑되지 않은 실리콘계 물질일 수 있고, 상기 트렌치(13a)에 잘 채워지도록 LPCVD 공정을 이용할 수 있다.
다음, 도 19와 같이, 양자점의 폭을 1차적으로 정의하기 위하여 상기 트렌치 방향과 수직한 방향으로 이빔(E-beam) 공정을 진행 후 건식식각으로 필요없는 부분을 식각한다.
상기 이빔(E-beam) 공정은 수 nm의 공정이 가능하므로, 이에 의한 최소 선폭으로 차후 양자점(56)의 폭(b)을 1차적으로 결정하게 된다.
이어, 도 20과 같이, 이빔(E-beam) 공정시 증착한 PR(감광막)을 제거하고, 건식식각으로 나머지 양자점 물질의 양자점 패턴(52, 식각 마스크)을 제거하여 양자점(54)을 형성한다(제 8 단계).
도 20에서는 편의상 전면에 양자점(54)이 형성된 것으로 도시하였으나, 돌출부(11)와 드레인 패턴(32) 사이의 트렌치(13a) 가운데 형성될 수 있음은 물론이다.
다음, 도 21과 같이, 상기 양자점(54) 상에 제 3 절연막(60)을 형성한다. 여기서, 상기 제 3 절연막(60)은 차후 게이트 절연막을 구성하게 되는데, 상기 양자점(54)이 실리콘계 물질로 형성되었을 경우, 상기 제 3 절연막(60) 형성시 열 산화공정을 더 포함하여 진행하며 공정조건을 조절함으로써, 상기 양자점(56)의 폭(b) 및 높이(c)를 각각 2차적으로 더 줄일 수 있다.
이어, 도 22와 같이, 돌출부(11) 및 드레인 패턴(32)이 일부 드러나도록 상기 제 3 절연막(60) 및 상기 제 2 절연막(40)을 순차 식각하고, 도 23과 같이, 실리사이드 공정으로 상기 돌출부(11) 및 상기 드레인 패턴(32)에 소스 및 드레인 영역(14a)(34a)을 형성한다(제 9 단계).
여기서, 상기 실리사이드 공정시 소스 및 드레인 영역(14a)(34a)이 연결되는 것을 방지하기 위하여, 도 23과 같이, 드러난 돌출부(11) 및 드레인 패턴(32)을 일부 식각한 다음 금속 박막 형성 및 열처리 등으로 실리사이드 공정을 진행하는 것이 바람직하다.
이후, TEOS 등으로 게이트 절연막을 더 형성하거나 바로 상기 양자점(56) 위에 게이트(미도시)를 형성하여 단전자 트랜지스터를 완성한다.
본 실시예에 의해서도 공정조건을 적절히 조절하면 단전자 트랜지스터의 양자점 크기(길이, 폭, 높이)를 재현성 있게 효과적으로 줄일 수 있다.
10, 12: 반도체 기판
14, 14a: 소스 영역
22, 22a: 제 1 절연막, 측벽 절연막
34, 34a: 드레인 영역
40, 42: 제 2 절연막, 터널링 절연막
54, 56: 양자점
60, 62: 제 3 절연막, 게이트 절연막
70: 게이트
14, 14a: 소스 영역
22, 22a: 제 1 절연막, 측벽 절연막
34, 34a: 드레인 영역
40, 42: 제 2 절연막, 터널링 절연막
54, 56: 양자점
60, 62: 제 3 절연막, 게이트 절연막
70: 게이트
Claims (17)
- 일측에 돌출부를 갖도록 'ㄴ'자 형으로 식각된 반도체 기판;
상기 기판의 돌출부에 형성된 소스 영역;
상기 돌출부의 측벽 일부와 식각된 기판 상에 형성된 측벽 절연막;
상기 측벽 절연막 상에 상기 소스 영역과 마주보며 상기 측벽 절연막보다 돌출되도록 형성된 드레인 영역;
상기 측벽 절연막 상에서 상기 소스 영역 및 상기 드레인 영역과 터널링 절연막을 사이에 두고 형성된 양자점;
상기 양자점의 앞뒤 및 상부를 감싸며 형성된 게이트 절연막; 및
상기 게이트 절연막 상에 형성된 게이트를 포함하여 구성된 것을 특징으로 하는 단전자 트랜지스터.
- 제 1 항에 있어서,
상기 측벽 절연막은 상기 소스 영역 및 상기 드레인 영역과 함께 일정 깊이와 폭을 갖는 트렌치를 형성하여 상기 양자점의 높이 및 길이를 1차적으로 결정하는 것을 특징으로 하는 단전자 트랜지스터.
- 제 2 항에 있어서,
상기 터널링 절연막은 상기 트렌치의 측벽에 형성되어 상기 양자점의 길이를 2차적으로 결정하는 것을 특징으로 하는 단전자 트랜지스터.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 측벽 절연막, 상기 터널링 절연막 및 상기 게이트 절연막은 동일한 실리콘 산화막이고,
상기 기판은 단결정 실리콘이고,
상기 양자점은 실리콘계 물질로 형성된 것을 특징으로 하는 단전자 트랜지스터.
- 제 4 항에 있어서,
상기 소스 영역 및 상기 드레인 영역은 불순물 도핑층 또는 금속실리사이드로 형성된 것을 특징으로 하는 단전자 트랜지스터.
- 벌크 실리콘 기판을 준비하는 제 1 단계;
상기 기판의 일부를 식각하여 적어도 일측에 돌출부가 형성되도록 하는 제 2 단계;
식각된 상기 기판 상에 제 1 절연막을 일정 두께로 형성하는 제 3 단계;
상기 제 1 절연막 상에 드레인 물질을 증착하고 식각하여 상기 돌출부와 마주보는 상기 기판의 타측에 드레인 패턴을 형성하는 제 4 단계;
이온주입공정으로 상기 돌출부 및 상기 드레인 패턴에 각각 소스 영역 및 드레인 영역을 형성하는 제 5 단계;
상기 소스 영역 및 상기 드레인 영역이 일부 드러나며 트렌치가 형성되도록 상기 제 1 절연막을 식각하는 제 6 단계;
상기 트렌치를 이루도록 드러난 상기 소스 영역 및 상기 드레인 영역 상에 제 2 절연막을 형성하는 제 7 단계;
상기 제 2 절연막이 형성된 상기 트렌치에 양자점 물질을 채우는 제 8 단계;
상기 양자점 물질을 식각하여 양자점을 형성하는 제 9 단계; 및
상기 양자점 상에 제 3 절연막을 형성하고 이어 상기 제 3 절연막 상에 게이트를 형성하는 제 10 단계를 포함하여 구성된 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서,
상기 제 4 단계는 상기 드레인 물질을 증착한 후 평탄화 공정을 수행한 다음 건식 식각 공정을 통하여 상기 드레인 패턴을 형성하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 6 항에 있어서,
상기 드레인 물질 및 상기 양자점 물질은 실리콘계 물질이고,
상기 제 2 절연막은 열 산화공정으로 형성된 실리콘 산화막인 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 제 3 단계에서 상기 제 1 절연막의 두께로 상기 양자점의 길이를 1차적으로 정의하고,
상기 제 7 단계에서 상기 제 2 절연막의 두께로 상기 양자점의 길이를 2차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 9 항에 있어서,
상기 제 6 단계에서 상기 제 1 절연막을 식각하여 형성된 상기 트렌치의 깊이로 상기 양자점의 높이를 1차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 10 항에 있어서,
상기 제 9 단계에서 상기 양자점 물질의 식각은 상기 트렌치 방향과 수직한 방향으로 이빔(E-beam) 공정으로 진행하여 상기 양자점의 폭을 1차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 11 항에 있어서,
상기 제 10 단계에서 상기 제 3 절연막의 형성은 열 산화공정을 포함해서 진행하여 상기 양자점의 높이 및 폭을 각각 2차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 벌크 실리콘 기판을 준비하는 제 1 단계;
상기 기판의 일부를 식각하여 적어도 일측에 돌출부가 형성되도록 하는 제 2 단계;
식각된 상기 기판 상에 제 1 절연막을 일정 두께로 형성하는 제 3 단계;
상기 제 1 절연막 상에 드레인 물질을 증착하고 식각하여 상기 돌출부와 마주보는 상기 기판의 타측에 드레인 패턴을 형성하는 제 4 단계;
상기 돌출부 및 상기 드레인 패턴이 일부 드러나며 트렌치가 형성되도록 상기 제 1 절연막을 식각하는 제 5 단계;
상기 트렌치를 이루도록 드러난 상기 돌출부 및 상기 드레인 패턴 상에 제 2 절연막을 형성하는 제 6 단계;
상기 제 2 절연막이 형성된 상기 트렌치에 양자점 물질을 채우는 제 7 단계;
상기 양자점 물질을 식각하여 양자점을 형성하는 제 8 단계; 및
상기 양자점 상에 제 3 절연막을 형성하고 실리사이드 공정으로 상기 돌출부 및 상기 드레인 패턴에 소스 및 드레인 영역을 형성하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 13 항에 있어서,
상기 제 3 단계에서 상기 제 1 절연막의 두께로 상기 양자점의 길이를 1차적으로 정의하고,
상기 제 6 단계에서 상기 제 2 절연막의 두께로 상기 양자점의 길이를 2차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 13 항에 있어서,
상기 제 8 단계에서 상기 양자점 물질의 식각 정도로 상기 양자점의 높이를 1차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 제 8 단계에서 상기 양자점 물질의 식각은 상기 트렌치 방향과 수직한 방향으로 이빔(E-beam) 공정으로 진행하여 상기 양자점의 폭을 1차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
- 제 16 항에 있어서,
상기 제 9 단계에서 상기 제 3 절연막의 형성은 열 산화공정을 포함해서 진행하여 상기 양자점의 높이 및 폭을 각각 2차적으로 정의하는 것을 특징으로 하는 단전자 트랜지스터의 제조방법.
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