KR100949038B1 - 상온에서 동작하는 단전자 논리 소자 제조방법 - Google Patents
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Abstract
본 발명은 상온에서 동작하는 단전자 논리 소자 및 그 제조방법에 관한 것으로, 특히 나노선 구조물에 수직으로 형성된 트랜치 내측면에, 질화막을 이용한 측면을 형성하여, 양자점이 형성되는 채널의 크기를 최소화하고, 불순물의 농도차를 이용하여 양자점의 형성과 동시에 소스와 드레인을 형성함으로써, 게이트를 채널 상부에만 형성하는 것이 가능하여 기생 전계 효과를 사전에 방지하고, 게이트 전위를 높이더라도 포텐셜 장벽이 낮아지는 것을 막아 상온에서의 동작 특성을 향상시킬 수 있는 상온에서 동작하는 단전자 논리 소자 및 그 제조방법을 제공하는데 그 목적이 있다. 이를 실현하기 위한 수단으로서 본 발명에 따르는 상온에서 동작하는 단전자 논리 소자의 제조방법은, 제1산화막(10) 위에 반도체층(11)을 형성하고, 반도체층(11) 위로 제2산화막(12)을 형성하여 기판을 형성하는 제1단계; 제2산화막(12) 위에 나노선 마스크 패턴을 형성하고, 반도체층(11) 및 제2산화막(12)을 식각하여 나노선구조물(10a)을 형성하는 제2단계; 제1산화막(10) 위로 폴리실리콘층(20) 및 제3산화막(30)을 차례로 증착하는 제3단계; 제3산화막(30) 위에 나노선 구조물(10a)과 수직으로 레지스트 패턴을 형성하고, 반도체층(11)이 드러날때까지 식각하여 채널(10b)과 함께 트랜치(40)를 형성하는 제4단계; 트랜치(40)의 양측면에 질화막(50)을 형성하는 제5단계; 채널(10b)의 표면에 게이트 산화막(60)을 형성하면서 양자점을 동시에 형성하는 제6단계; 및 트랜치(40)에 폴리실리콘을 충진하여 게이트(70)를 형성하는 제7단계;를 포함하여 이루어진 것을 특징으로 한다.
나노선 구조물, 양자점, 불순물 확산, 측벽구조, 게이트, 단전자 소자
Description
본 발명은 상온에서 동작하는 단전자 논리 소자 및 그 제조방법에 관한 것으로, 특히 양자점이 형성되는 채널의 크기를 4~8㎚로 정의하고, 이 채널의 크기만큼 게이트를 형성함으로써, 기생 전계효과를 줄이면서도 상온에서의 포텐셜 장벽을 높일 수 있는 상온에서 동작하는 단전자 논리 소자 제조방법에 관한 것이다.
일반적으로 단전자 소자는 기존의 반도체 소자와 달리 1개의 전자만을 이용하여 스위치 역할을 하는 소자이다. 즉, 종래의 반도체는 스위치 역할을 하기 위해서는 수백 개의 전자를 통과시키지만, 단전자 소자의 경우 양자점에 1개의 전자만을 통과시켜 스위치 역할을 하고 종래의 반도체 기술에서 수십에서 수백개의 소자를 집적하여야만 가능한 멀티 스위치 역할을 단 한 개의 소자만으로도 구현이 가능하다.
따라서 현재의 소자 1개당 소비되는 전력량을 획기적으로 줄이고 정보처리 속도는 빨라지면서 집적도를 테라비트급 이상으로 높일 수 있는 반도체이다.
이러한 단전자 소자의 양자점의 전위를 조절하는 대표적인 방법은 기존의 반도체 기술에서 CMOS와 같은 방식인 게이트를 이용하여 조절한다.
그러나, 종래의 단전자 소자에서 게이트를 이용하여 양자점의 전위를 조절하는 방법에는 다음과 같은 문제점이 있다.
1) 게이트가 양자점이 형성되는 나노선 영역과 그렇지 않은 영역을 덮는 형태로 형성되기 때문에, 나노선 영역이 아닌 지역에 기생 전계효과가 발생한다. 이러한 기생 전계 효과는, ①기생 전계효과 트랜지스터-단전자 소자-기생 전계효과 트랜지스터 순으로 3개의 소자를 일렬로 연결시키게 되고, ②따라서, 기생 전계효과 트랜지스터가 동작하지 않으면 단전자 소자가 동작하지 않게 되며, ③기생 전계효과 트랜지스터의 동작 특성이 단전자 소자에 영향을 미쳐 단전자 소자에 쿨롱 진동이 뒤쪽으로 갈수록 커지는 현상이 발생한다.
2) 이러한 종래의 게이트는 양자점의 좌우에 형성이 되어 있는 터널의 장벽 역할을 하는 포텐셜 장벽(potential barrier)에도 악영향을 미친다. 즉, 게이트의 전위가 높아짐에 따라 반대로 포텐셜 장벽을 낮아지게 하여 쿨롱 진동의 스위치 특성을 떨어뜨리게 된다. 또한, 단전자 소자가 상온 동작을 위해서는 높은 포텐셜 장벽을 필요로 하는데, 이때 필요한 포텐셜 장벽이 낮아지면서 상온동작에서 동작 특성을 악화시킨다.
그러나, 종래의 단전자 소자에서 게이트를 이용하여 양자점의 전위를 조절하는 방법에는 다음과 같은 문제점이 있다.
1) 게이트가 양자점이 형성되는 나노선 영역과 그렇지 않은 영역을 덮는 형태로 형성되기 때문에, 나노선 영역이 아닌 지역에 기생 전계효과가 발생한다. 이러한 기생 전계 효과는, ①기생 전계효과 트랜지스터-단전자 소자-기생 전계효과 트랜지스터 순으로 3개의 소자를 일렬로 연결시키게 되고, ②따라서, 기생 전계효과 트랜지스터가 동작하지 않으면 단전자 소자가 동작하지 않게 되며, ③기생 전계효과 트랜지스터의 동작 특성이 단전자 소자에 영향을 미쳐 단전자 소자에 쿨롱 진동이 뒤쪽으로 갈수록 커지는 현상이 발생한다.
2) 이러한 종래의 게이트는 양자점의 좌우에 형성이 되어 있는 터널의 장벽 역할을 하는 포텐셜 장벽(potential barrier)에도 악영향을 미친다. 즉, 게이트의 전위가 높아짐에 따라 반대로 포텐셜 장벽을 낮아지게 하여 쿨롱 진동의 스위치 특성을 떨어뜨리게 된다. 또한, 단전자 소자가 상온 동작을 위해서는 높은 포텐셜 장벽을 필요로 하는데, 이때 필요한 포텐셜 장벽이 낮아지면서 상온동작에서 동작 특성을 악화시킨다.
본 발명은 상온에서 동작하는 단전자 논리 소자 및 그 제조방법에 관한 것으로, 특히 나노선 구조물에 수직으로 형성된 트랜치 내측면에, 질화막을 이용한 측면을 형성하여, 양자점이 형성되는 채널의 크기를 최소화하고, 불순물의 농도차를 이용하여 양자점의 형성과 동시에 소스와 드레인을 형성함으로써, 게이트를 채널 상부에만 형성하는 것이 가능하여 기생 전계 효과를 사전에 방지하고, 게이트 전위를 높이더라도 포텐셜 장벽이 낮아지는 것을 막아 상온에서의 동작 특성을 향상시킬 수 있는 상온에서 동작하는 단전자 논리 소자 제조방법을 제공하는데 그 목적이 있다.
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이를 실현하기 위한 수단으로서 본 발명에 따르는 상온에서 동작하는 단전자 논리 소자의 제조방법은,
제1산화막(10) 위에 반도체층(11)을 형성하고, 반도체층(11) 위로 제2산화막(12)을 형성하여 기판을 형성하는 제1단계;
제2산화막(12) 위에 나노선 마스크 패턴을 형성하고, 반도체층(11) 및 제2산화막(12)을 식각하여 나노선구조물(10a)을 형성하는 제2단계;
제1산화막(10) 위로 폴리실리콘층(20) 및 제3산화막(30)을 차례로 증착하는 제3단계;
제3산화막(30) 위에 나노선 구조물(10a)과 수직으로 레지스트 패턴을 형성하고, 반도체층(11)이 드러날때까지 식각하여 채널(10b)과 함께 트랜치(40)를 형성하는 제4단계;
트랜치(40)의 양측면에 질화막(50)을 형성하는 제5단계;
채널(10b)의 표면에 게이트 산화막(60)을 형성하면서 양자점을 동시에 형성하는 제6단계; 및
트랜치(40)에 폴리실리콘을 충진하여 게이트(70)를 형성하는 제7단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 제2산화막(12)은 열산화 공정 또는 기상 증착 방법으로 형성된 것을 특징으로 한다.
또한, 나노선 구조물(10a)은 포토 리소그래피 또는 전자빔 리소그래피 방식을 이용하여 4~8㎚의 폭으로 형성하는 것을 특징으로 한다.
또한, 폴리실리콘층(20)은 농도 1X1012/㎠ 이상의 불순물인 P, As, 또는 B를 포함하는 것을 특징으로 한다.
또한, 폴리실리콘층(20)은 나노선 구조물(10a)의 높이보다 두껍게 형성된 것을 특징으로 한다.
또한, 제4단계는 반도체층(11)의 표면을 더 식각하여 트랜치(40) 형성과 동시에 채널(10b)를 함께 형성하는 것을 특징으로 한다.
또한, 트랜치(40)는 폭이 30 ~ 80㎚인 것을 특징으로 한다.
또한, 제5단계는 제3산화막(30)의 표면에 일정 두께로 질화막(50)을 증착하고, 트랜치(40)의 양측면만 남기고 나머지 부분을 식각하여 형성하는 것을 특징으로 한다.
또한, 제5단계는 질화막(50)을 식각할 수 있는 시간보다 약 10% 이상의 시간을 더 식각하여, 반도체층(11)의 양측면에 질화막(50)을 완전하게 제거하는 것을 특징으로 한다. 이때의 질화막(50)은 폴리실리콘층(20)의 높이보다 높게 식각하는 것을 특징으로 한다. 뿐만 아니라 질화막(50) 사이의 간격을 4~8㎚로 형성하는 것을 특징으로 한다.
또한, 제6단계는 열산화 공정을 통해 게이트 산화막(60)을 형성하는 것을 특징으로 한다.
또한, 제6단계는 열산화 공정으로 발생된 열에너지에 의해 폴리실리콘층(20)의 불순물 이온이 농도차로 반도체층(11)의 양쪽으로 이동하여 소스 및 드레인을 형성하는 것을 특징으로 한다.
또한, 제7단계는 1X1012/㎠ 이상의 농도를 갖는 인(P), 혹은 비소(As), 또는 붕소(B)를 포함하는 폴리실리콘으로 게이트(70)를 형성하는 것을 특징으로 한다.
또한 본 발명에 따르는 단전자 소자의 제조방법은 제1산화막(10)의 하부에 금속막을 증착하여 게이트를 바텀형으로 제조가능한 것을 특징으로 한다.
또한, 본 발명은 상술한 상온에서 동작하는 단전자 논리 소자의 제조방법으로 제조된 상온에서 동작하는 단전자 논리 소자를 포함한다.
본 발명에 따르면 다음과 같은 효과를 얻을 수 있다.
1) 게이트가 형성되는 영역 이외의 영역에서도 고농도의 불순물이 분포되어 있기 때문에 기생 전계효과 트랜지스터가 생기지 않게 된다. 따라서, 단전자 소자가 상온 동작의 영향을 받지 않게 되어 단전자 소자의 순수한 특징을 확보할 수 있다.
2) 게이트가 바로 양자점 위에 형성되기 때문에 게이트 전위에 따른 포텐셜 장벽이 낮아지는 효과를 줄일 수 있다. 따라서, 상온에서의 단전자 소자의 동작 특성을 향상시킬 수 있다.
3) 양자점을 형성하기 위한 영역과 게이트를 형성하기 위한 영역이 한꺼번에 형성되기 때문에, 게이트 형성을 위하여 위치를 조절하는 복잡한 공정을 생략할 수 있게 되어 공정비용 및 공정소요시간을 줄일 수 있다.
4) 본 발명에 따르는 단전자 소자의 제조방법은 기존의 CMOS 제작 공정을 그대로 이용하는 것이 가능하기 때문에, 나노 크기의 논리 소자의 동작 기능성을 높이고 제작 공정의 단순화를 얻을 수 있다.
이하, 첨부도면을 참조하여 본 발명의 구성 및 작용에 대하여 설명하면 다음과 같다.
도 1 내지 도 7은 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법을 설명하기 위한 도면이다. 각 도면에 대해서는 후술하는 제조공정에 따라 상세하게 설명한다.
본 발명에 따르는 상온에서 동작하는 단전자 소자의 제조 방법은 크게 7단계로 이루어진다. 또한, 본 발명에서 이용하는 기판은 제1산화막(10)의 상부에 반도체층(11)이 형성된 것을 이용한다. 이러한 기판은 제1산화막(10)의 하부에 또 다른 반도체층(11)이 적층된 구조로서 그 하부에 구성되는 반도체층의 구조에 대해서는 설명을 생략한다.
제1단계는 제2산화막(12)을 형성하는 단계이다. 제2산화막(12)은 제1산화막(10)이 형성된 반도체층(11)의 상부에 형성한다. 이때, 제2산화막(12)은, 도 1에서 도시한 바와 같이, 열산화 공정 또는 기상 증착 방식으로 산화막을 형성한다.
제2단계는 나노선 구조물(10a)을 형성하는 단계이다. 나노선 구조물(10a)은 제2산화막(12)과 반도체층(11)을 차례로 식각하여 형성한다. 이때의 식각은 제2산화막(12) 위에 포토 리소그래피 또는 전자빔 리소그래피를 이용하여 나노선 마크스 패턴을 형성하여 이루어진다. 이에 따라, 나노선 구조물(10a)은 도 2에서 도시한 바와 같이, 반도체층(11) 상부에 제2산화막(12)이 적층된 구조로 이루어진다. 본 발명의 바람직한 실시예에서, 나노선 구조물(10a)의 두께와 폭은 각각 4~8㎚로 형성하는 것이 바람직하다.
이와 같이 이루어진 나노선 구조물(10a)은 후술하는 공정을 통해 반도체층(11)의 중앙 부분에 채널(10b)이 형성된다. 또한, 반도체층(11)은 이 채널(10b)을 중심으로 개방된 측면을 통해 불순물의 이동에 의해 소스와 드레인이 형성된다.
제3단계는 폴리실리콘층(20)과 제3산화막(30)을 형성하는 단계이다. 이때의 형성은 증착 방식으로 형성된다. 특히, 폴리실리콘층(20)은 고농도, 예를 들어 1X1012/㎠ 이상의 불순물인 P, As, 또는 B와 같은 불순물을 포함시켜 증착하게 된다. 이때의 불순물은 후술하는 열산화 공정에 의해 폴리실리콘층(20)으로부터 이것과 접하는 반도체층(11)으로 이동하게 된다.
본 발명에 따르는 바람직한 실시예에서, 폴리실리콘층(20)은, 도 3에서 도시한 바와 같이, 나노선 구조물(10a)의 높이보다 두껍게 형성하여 게이트 전위의 영향을 덜 받고 포텐셜 장벽이 낮아지는 것을 방지할 수 있게 하는 것이 바람직하다.
제4단계는 채널(10b) 및 트랜치(40)를 함께 형성하는 단계이다. 제4단계는 포토 리소그래피 또는 전자빔 리소그래피 방식으로 이루어진다. 이를 좀 더 상세하게 설명하면, 우선 제3산화막(30)의 상부에 패턴을 형성하게 된다. 이때의 패턴은 나노선 구조물(10a)의 중간 부분에 폭 30~80㎚로 형성한다. 이어, 이 패턴을 이용하여 제3산화막(30) 및 폴리실리콘층(20)을 차례로 식각하여, 도 4a에서와 같이, 트랜치(40)를 형성한다.
이때, 나노선 구조물(10a)은, 도 4b에서 도시한 바와 같이, 반도체층(11)만 남기고 제2산화막(12)까지 함께 식각한다. 따라서, 나노선 구조물(10a)은 식각된 중앙 부분에 채널(10b)이 형성되고, 그 양쪽에는 제2산화막(12)으로 덮힌 소스 및 드레인 부분이 남게 된다.
본 발명의 바람직한 실시예에서, 제4단계에서의 식각은 반도체층(11)의 식각 정도를 조절함으로써, 원래 반도체층(11)의 두께보다 얇게 채널(10b)을 형성할 수도 있다. 이는 후술하는 공정을 통해 양자점의 두께를 보다 작게 할 수 있다는 것을 의미한다.
제5단계는 질화막(50)을 형성하는 단계이다. 이때의 질화막(50)은, 도 5a에서 도시한 바와 같이 트랜치(40)의 내벽, 즉 폴리실리콘층(20)의 벽면에만 형성하게 된다. 이를 위해, 증착을 통해 제3산화막(30)의 윗면과 트랜치(40)의 내면에 일정한 두께로 질화막을 형성한다. 이어, 제3산화막(30)의 윗면에 형성된 질화막을 식각하여, 도 5b에서와 같은 질화막(50)을 형성한다. 특히, 이때 형성된 질화막(50)은 그 사이의 간격이 4~8㎚로 형성하여 채널의 크기를 결정할 수 있게 한다.
이때, 채널(10b) 부분의 양측면이 도 5c에서 도시한 바와 같이 질화막을 완전하게 제거할 수 있도록 통상 질화막의 두께를 식각할 수 있는 시간보다 약 10% 이상의 시간을 더 식각한다. 그러나, 이때의 식각 시간은 트랜치(40)를 형성하는 폴리실리콘층(20)이 드러나지 않을 정도로 실시하게 된다.
제6단계는 게이트 산화막(60)과 양자점을 형성하는 단계이다(도 6a). 이때, 게이트 산화막(60)은, 도 6b 및 도 6c에서 보는 바와 같이, 반도체층(11)을 감싸는 형태가 되도록 형성한다. 이 게이트 산화막(60)은 일종의 산화막으로 열산화 공정에 의해 이루어진다.
한편, 이와 같은 열산화 공정은 폴리실리콘층(20)에 에너지를 공급하게 된다. 이에 따라 폴리실리콘층(20)의 불순물은 농도차에 의해 반도체층(11)의 측면을 통해 안으로 이동하게 된다. 따라서, 게이트 산화막(60)에 의해 둘러싸인 채널(10b)을 중심으로 좌우측에 각각 소스(13)와 드레인(14)이 형성된다.
본 발명의 바람직한 실시예에서, 게이트 산화막(60)은 후술하게 될 게이트(70)와 폴리실리콘층(20) 사이의 절연막 기능을 하게 되며, 열산화 공정시 폴리실리콘층(20)으로부터 채널(10b) 부분으로의 불순물 유입을 막아주는 역할을 한다.
제7단계는 게이트(70)를 형성하는 단계이다. 게이트(70)는 트랜치(40) 부분, 즉 질화막(50) 사이가 충진되도록 폴리실리콘을 증착하여 채운 다음 식각하여 형성한다. 이때의 식각은 포토 리소그래피 방식을 통해 형성한다. 도 7은 게이트(70)가 형성된 상태를 보여준다.
또한, 게이트(70)용 폴리실리콘은 1X1012/㎠ 이상의 농도를 갖는 인(P), 혹은 비소(As), 또는 붕소(B)와 같은 불순물이 포함된 것을 이용한다. 이러한 불순물은 기생 전계효과를 억제하게 된다.
또한, 게이트(70)용 폴리실리콘은 1X1012/㎠ 이상의 농도를 갖는 인(P), 혹은 비소(As), 또는 붕소(B)와 같은 불순물이 포함된 것을 이용한다. 이러한 불순물은 기생 전계효과를 억제하게 된다.
본 발명의 바람직한 실시예에서, 제7단계 후 최하층 실리콘 기판 하부에 금속판을 증착하여 바텀 게이트의 동작특성을 개선할 수도 있다.
본 발명의 바람직한 구현 예에서, 단전자 소자의 제조방법은 기존의 CMOS 제작 공정을 그대로 이용하는 것이 바람직하다.
한편, 본 발명은 이와 같은 제조방법으로 제조된 상온에서 동작하는 단전자 논리 소자를 포함한다.
한편, 본 발명은 이와 같은 제조방법으로 제조된 상온에서 동작하는 단전자 논리 소자를 포함한다.
비록 본 발명이 상기 언급된 바람직한 실시 예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능 하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다.
도 1은 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법에 따라 기판이 형성된 상태를 보여주는 사시도.
도 2는 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법에 따라 나선형 구조물이 형성된 상태를 보여주는 사시도.
도 3은 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법에 따라 폴리실리콘층 및 제3산화막이 형성된 상태를 보여주는 사시도.
도 4a는 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법에 따라 트랜치가 형성된 상태를 보여주는 사시도.
도 4b는 도 4a의 A-A선 단면도.
도 5a는 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법에 따라 질화막이 형성된 상태를 보여주는 사시도.
도 5b는 도 5a의 B-B선 단면도.
도 5c는 도 5a의 C-C선 단면도.
도 6a는 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법에 따라 게이트 산화막이 형성된 상태를 보여주는 사시도.
도 6b는 도 6a의 D-D선 단면도.
도 6c는 도 6a의 E-E선 단면도.
도 7은 본 발명에 따른 상온에서 동작하는 단전자 소자의 제조 방법에 따라 게이트가 형성된 상태를 보여주는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1산화막
10a : 나노선 구조물
10b : 채널
삭제
11 : 반도체층
12 : 제2산화막
13 : 소스
14 : 드레인
13 : 소스
14 : 드레인
20 : 폴리실리콘층
30 : 제3산화막
40 : 트랜치
50 : 질화막
60 : 게이트 산화막
70 : 게이트
Claims (17)
- 제1산화막(10) 위에 반도체층(11)을 형성하고, 상기 반도체층(11) 위로 제2산화막(12)을 형성하여 기판을 형성하는 제1단계;상기 제2산화막(12) 위에 나노선 마스크 패턴을 형성하고, 상기 반도체층(11) 및 제2산화막(12)을 식각하여 나노선구조물(10a)을 형성하는 제2단계;상기 제1산화막(10) 위로 폴리실리콘층(20) 및 제3산화막(30)을 차례로 증착하는 제3단계;상기 제3산화막(30) 위에 상기 나노선 구조물(10a)과 수직으로 레지스트 패턴을 형성하고, 상기 반도체층(11)이 드러날때까지 식각하여 채널(10b)과 함께 트랜치(40)를 형성하는 제4단계;상기 트랜치(40)의 양측면에 질화막(50)을 형성하는 제5단계;상기 채널(10b)의 표면에 게이트 산화막(60)을 형성하면서 양자점을 동시에 형성하는 제6단계; 및상기 트랜치(40)에 폴리실리콘을 충진하여 게이트(70)를 형성하는 제7단계;를 포함하여 이루어진 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 제2산화막(12)은 열산화 공정 또는 기상 증착 방법으로 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 나노선 구조물(10a)은 포토 리소그래피 또는 전자빔 리소그래피 방식으로 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 나노선 구조물(10a)은 4~8㎚의 폭을 갖는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘층(20)은 농도 1X1012/㎠ 의 불순물인 P, As, 또는 B를 포함하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 5 항에 있어서,상기 폴리실리콘층(20)은 상기 나노선 구조물(10a)의 높이보다 두껍게 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 제4단계는 상기 반도체층(11)의 표면을 더 식각하여 트랜치(40) 형성과 동시에 채널(10b)를 함께 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 7 항에 있어서,상기 트랜치(40)는 폭이 30 ~ 80㎚인 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 제5단계는 제3산화막(30)의 표면에 일정 두께로 질화막(50)을 증착하고, 상기 트랜치(40)의 양측면만 남기고 나머지 부분을 식각하여 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 9 항에 있어서,제5단계는 상기 질화막(50)을 식각할 수 있는 시간보다 10%의 시간을 더 식각하여, 상기 반도체층(11)의 양측면에 질화막(50)을 완전하게 제거하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 10 항에 있어서,상기 제5단계는 상기 질화막(50)이 상기 폴리실리콘층(20)의 높이보다 높게 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 11 항에 있어서,상기 제5단계는 질화막(50) 사이의 간격을 4~8㎚로 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 제6단계는 열산화 공정을 통해 게이트 산화막(60)을 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 13 항에 있어서,상기 제6단계는 열산화 공정으로 발생된 열에너지에 의해 폴리실리콘층(20)의 불순물 이온이 농도차로 반도체층(11)의 양쪽으로 이동하여 소스(13) 및 드레인(14)을 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 제7단계는 1X1012/㎠ 농도를 갖는 인(P), 혹은 비소(As), 또는 붕소(B)를 포함하는 폴리실리콘으로 게이트(70)를 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 제 1 항에 있어서,상기 제조방법은 상기 제1산화막(10)의 하부에 금속막을 증착하여 게이트를 바텀형으로 제조가능한 것을 특징으로 하는 상온에서 동작하는 단전자 논리 소자의 제조방법.
- 삭제
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|---|---|---|---|---|
| KR101246306B1 (ko) | 2011-08-16 | 2013-03-21 | 서울대학교산학협력단 | 단전자 트랜지스터 및 그 제조방법 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010064961A (ko) * | 1999-12-20 | 2001-07-11 | 박종섭 | 싱글 일렉트론 트랜지스터 제조방법 |
| KR20040004916A (ko) * | 2002-07-06 | 2004-01-16 | 박병국 | 음 미분 전도도를 갖는 반도체 소자의 제조 방법 |
| KR20060030912A (ko) * | 2003-07-28 | 2006-04-11 | 인텔 코포레이션 | 나노와이어 치수 감소 방법, 나노와이어 제조 방법, 전자장치 제조 방법 및 전자 장치 |
| KR20060128620A (ko) * | 2005-06-08 | 2006-12-14 | 삼성전자주식회사 | 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010064961A (ko) * | 1999-12-20 | 2001-07-11 | 박종섭 | 싱글 일렉트론 트랜지스터 제조방법 |
| KR20040004916A (ko) * | 2002-07-06 | 2004-01-16 | 박병국 | 음 미분 전도도를 갖는 반도체 소자의 제조 방법 |
| KR20060030912A (ko) * | 2003-07-28 | 2006-04-11 | 인텔 코포레이션 | 나노와이어 치수 감소 방법, 나노와이어 제조 방법, 전자장치 제조 방법 및 전자 장치 |
| KR20060128620A (ko) * | 2005-06-08 | 2006-12-14 | 삼성전자주식회사 | 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101246306B1 (ko) | 2011-08-16 | 2013-03-21 | 서울대학교산학협력단 | 단전자 트랜지스터 및 그 제조방법 |
| KR101625705B1 (ko) | 2012-10-05 | 2016-05-30 | 나노칩스 (주) | 상온동작 단전자 트랜지스터를 이용한 바이오센서, 그 바이오센서의 제조방법, 그 바이오센서를 갖는 분석시스템 및 분석방법 |
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