TW202129765A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW202129765A
TW202129765A TW109133993A TW109133993A TW202129765A TW 202129765 A TW202129765 A TW 202129765A TW 109133993 A TW109133993 A TW 109133993A TW 109133993 A TW109133993 A TW 109133993A TW 202129765 A TW202129765 A TW 202129765A
Authority
TW
Taiwan
Prior art keywords
width
layer
gate
fin
dielectric layer
Prior art date
Application number
TW109133993A
Other languages
English (en)
Inventor
朱熙甯
陳冠霖
江國誠
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202129765A publication Critical patent/TW202129765A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

此處揭露半導體裝置與其製作方法，更特別關於含有全繞式閘極電晶體結構的半導體裝置與其製造方法。此處所述的方法可將複合形狀(如L形)蝕刻成多層堆疊，以形成全繞式閘極奈米結構電晶體結構的主動區所用的鰭狀物。在一些實施例中，主動區可具有第一通道寬度與第一寬度的第一源極/汲極區，以及第二通道寬度與小於第一寬度之第二寬度的第二源極/汲極區。

Description

半導體裝置的形成方法
本發明實施例關於整合水平全繞式閘極奈米結構，以用於3 nm技術節點或更小的積體電路設計與操作。
半導體裝置已用於多種電子應用，比如個人電腦、手機、數位相機、與其他電子設備。半導體裝置的製作方法通常為依序沉積絕緣或介電層、導電層、與半導體層的材料於半導體基板上，並採用微影圖案化多種材料層以形成電路構件與單元於半導體基板上。
半導體產業持續減少最小結構尺寸以改善多種電子構件(如電晶體、二極體、電阻、電容、或類似物)的密度，以整合更多構件至給定面積中。然而隨著最小結構尺寸減少，產生需解決的額外問題。
在一實施例中，半導體裝置的形成方法，包括：沉積第一片狀物於半導體基板上；沉積第一半導體材料於第一片狀物上；沉積第二片狀物於第一半導體材料上；沉積第二半導體材料於第二片狀物上；圖案化第一片狀物、第一半導體材料、第二片狀物、與第二半導體材料成鰭狀物，鰭狀物具有第一寬度與第二寬度，且第一寬度大於第二寬度；移除第一片狀物與第二片狀物，以自第一半導體材料形成第一奈米結構，並自第二半導體材料形成第二奈米結構；沉積閘極介電層以圍繞第一奈米結構與第二奈米結構；以及沉積閘極於閘極介電層周圍。
在一實施例中，半導體裝置的形成方法包括：形成多層堆疊於半導體基板上，多層堆疊包括第一材料的第一層與第二材料的第二層，且第一材料與第二材料不同；蝕刻圖案至多層堆疊中，多層堆疊的其餘部分包括主動區，主動區分隔保留的多層堆疊的第一側與保留的多層堆疊的第二側，第一側具有第一寬度且第二側具有第二寬度，且第一寬度與第二寬度不同；進行線狀物釋放製程，以移除第一層並形成奈米結構的堆疊，而奈米結構的堆疊在第一側具有第一寬度且在第二側具有第二寬度；沉積閘極介電層於奈米結構的堆疊周圍；以及沉積閘極以圍繞奈米結構的堆疊中的每一奈米結構。
在一實施例中，半導體裝置包括：閘極介電層，位於基板上；閘極，位於閘極介電層周圍；以及奈米結構的垂直堆疊，奈米結構的垂直堆疊之每一奈米結構包括閘極介電層所圍繞的主動區，其中每一主動區在閘極介電層的第一側上具有第一通道寬度且在閘極介電層的第二側上具有第二通道寬度，而第一通道寬度大於第二通道寬度。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與配置的實施例用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
此處說明的實施例關於整合水平全繞式閘極奈米結構，以用於3 nm技術節點或更小的積體電路設計與操作。這些實施例可形成複合形狀(如L形)於全繞式閘極奈米結構電晶體的主動區中。在此處所述的實施例中，全繞式閘極奈米結構電晶體可具有第一通道寬度與第一寬度的第一源極/汲極區，以及第二通道寬度與第二寬度(小於第一寬度)的第二源極/汲極區。如此一來，全繞式職夾奈米結構電晶體可具有複合主動區(如L形)，其於操作時可節能，並提供多種單元設置可用的設計彈性。然而實施例可用於多種方式，而不侷限於此處所述的實施例。
圖1係一些實施例製造全繞式閘極電晶體的中間階段中，在基板101上進行沉積製程250以形成多層主動裝置200的透視圖。在一實施例中，基板101為半導體基板如矽基板、矽鍺基板、鍺基板、III-V族材料基板(比如砷化鎵、磷化鎵、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、砷化銦、磷化鎵銦、磷化銦、銻化銦、磷砷化鎵銦、或上述之組合)、或其他半導體材料如高能帶至能帶穿隧的半導體材料所形成的基板。基板101可摻雜或不摻雜。在一些實施例中，基板101可為基體半導體基板如基體矽基板(晶圓)、絕緣層上半導體基板、多層或漸變基板、或類似物。基板101可佈植摻質以形成主動裝置所用的井區。
圖1所示的基板101可包含形成n型裝置如n型金氧半電晶體(例如n型全繞式閘極電晶體)所用的第一裝置區106，但第一裝置區106亦可用於形成p型裝置如p型金金氧半電晶體(例如p型全繞式閘極電晶體)。雖然圖1只顯示單一裝置區，但應理解第一裝置區106僅用於例示半導體晶圓中的單一區域，且半導體晶圓可包含許多裝置區。可形成許多裝置區如第一裝置區106及/或與第一裝置區106不同的多個其他裝置區。
如圖1所示，進行一系列的沉積以形成交錯的第一層251與第二層261之多層堆疊203於基板101上。在一些實施例中，沉積製程250包括形成第一晶格常數的半導體層作為第一層251，比如矽鍺、鍺、矽、砷化鎵、銻化銦、銻化鎵、砷化鋁銦、砷化銦鎵、磷化鎵銻、砷化鎵銻、上述之組合、或類似物。在一些實施例中，磊晶成長第一層251於基板101上的方法可採用沉積技術如磊晶成長、氣相磊晶、或分子束磊晶，但亦可採用其他沉積製程如化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、遠端電漿化學氣相沉積、上述之組合、或類似製程。在一些實施例中，第一層251具有第一厚度Th1，其介於約4 nm至約15 nm之間，比如約10 nm。然而任何合適厚度仍屬於實施例的範疇。
一旦形成第一層251於基板101上，則可形成第二層261於第一層251上。在一些實施例中，第二層261可為晶格常數不同於第一層251的第二半導體材料如矽、矽鍺、鍺、砷化鎵、銻化銦、銻化鎵、砷化鋁銦、磷化鎵銻、砷化鎵銻、上述之組合、或類似物。在具體實施例中，第一層251為矽鍺，而第二層261為不同晶格常數的材料如矽。然而可採用任何合適的材料組合。
在一些實施例中，磊晶成長第二層261於第一層251上的方法可採用沉積技術如磊晶成長、氣相磊晶、或分子束磊晶，但亦可採用其他沉積製程如化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、遠端電漿化學氣相沉積、上述之組合、或類似製程。第二層261具有第一厚度Th2，其介於約4 nm至約10 nm之間，比如約7 nm。然而任何合適厚度仍屬於實施例的範疇。
一旦形成第二層261於第一層251上，即可重複沉積製程250以形成一系列第一層251與第二層261交錯的其餘材料層，直到形成多層堆疊203所需的最頂層。在具體實施例中，另一第一層251具有第三厚度Th3，另一第二層261具有第四厚度Th4，另一第一層251具有第五厚度Th5，且另一第二層261具有第六厚度Th6。此外，第二層261之間的片狀空間實質上等於第一層251的厚度(如第一厚度Th1、第三厚度Th3、與第五厚度Th5)。在此實施例中，多層堆疊203的最頂層為第二層261。然而在其他實施例中，多層堆疊203的最頂層可為第一層251。此外，雖然此處所述的實施例包括三個第一層251與三個第二層261，多層堆疊203可聚有任何數目的層狀物(如奈米片)。舉例來說，多層堆疊203可包含多個奈米片，比如2至10個奈米片。在一些實施例中，多層堆疊203可包含相同數目的第一層251與第二層261。然而在其他實施例中，第一層251的數目可不同於第二層261的數目。
在一些實施例中，多層堆疊203的第一層251可具有實質上相同的厚度(比如第一厚度Th1、第三厚度Th3、與第五厚度Th5大致相同)，且多層堆疊203的第二層261可具有實質上相同的厚度(比如第二厚度Th2、第四厚度Th4、與第六厚度Th6大致相同)。然而第一層251的厚度可彼此不同，及/或第二層261的厚度可彼此不同。可採用任何合適厚度。
如圖2所示的一些實施例，係製造全繞式閘極電晶體的中間階段中，多層主動裝置200的圖案化製程350。圖案化製程可採用氧化物定義步驟，已將所需形狀(如L形圖案)轉移至多層堆疊203與基板101中。
在一些實施例中，一旦形成多層堆疊203於基板101上，可圖案化多層堆疊203與基板101至所需形狀(如L形)。圖案化製程可先形成第一硬遮罩205，與第一硬遮罩205上的第二硬遮罩207。第一硬遮罩205包括介電材料如氧化矽、氮化矽、氮化鈦、氮氧化矽、上述之組合、或類似物。第一硬遮罩205的形成製程可為化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或類似製程。然而可採用任何其他合適材料與形成方法。第一硬遮罩205的厚度可介於約20 Å至約3000 Å之間，比如約20 Å。
第二硬遮罩207包括不同的介電材料如氮化矽、氧化矽、氮化鈦、氮氧化矽、上述之組合、或類似物。第二硬遮罩207的形成製程可為化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或類似製程。然而可採用任何其他合適的材料與形成方法。第二硬遮罩207的厚度可介於約20 Å至約3000 Å之間，比如約20 Å。
一旦形成第一硬遮罩205與第二硬遮罩207，即可圖案化第一硬遮罩205與第二硬遮罩207。在一實施例中，第一硬遮罩205與第二硬遮罩207的圖案化方法可先將光阻(未圖示)置於第二硬遮罩上，並以圖案化能量源(如光，例如極紫外線)曝光光阻以起始化學反應，其可調整第一光阻的曝光部分的物理性質。接著施加第一顯影劑(未圖示)，可顯影第一光阻並採用曝光區與非曝光區之間的物理特性差異，以選擇性移除曝光區或非曝光區。
一旦圖案化光阻，可採用光阻作為遮罩以圖案化下方的第二硬遮罩207與第一硬遮罩205。在一實施例中，圖案化第二硬遮罩207與第一硬遮罩205的方法可採用光阻作為遮罩與一或多道反應性離子蝕刻製程。可持續圖案化製程，直到露出第一硬遮罩205下的多層堆疊203。
一旦圖案化第一硬遮罩205與第二硬遮罩207，即可自第二硬遮罩207移除光阻。在一實施例中，移除光阻的方法可採用灰化製程，即升高光阻溫度直到光阻熱分解，並可採用一或多道清潔製程輕易移除熱分解的光阻。然而可採用任何其他合適的移除製程。
氧化物定義步驟中採用第一硬遮罩205與第二硬遮罩207作為遮罩，且可進行一或多道蝕刻製程如非等向蝕刻製程(如反應性離子蝕刻)，將遮罩圖案(如L形圖案)轉移至下方層中以形成鰭狀物122於多層堆疊203與基板101中。雖然此處的實施例將L形圖案轉移至多層堆疊203與基板101中以形成鰭狀物122，但可採用任何合適形狀的圖案，如下詳述。此外，氧化物定義步驟可採用任何合適的蝕刻製程與任何合適數目的蝕刻製程，以形成鰭狀物122於多層堆疊203與基板101中。
此外，雖然形成鰭狀物122的步驟說明僅為單一遮罩製程，但此說明僅為例示性而非用於侷限實施例。全繞式閘極電晶體結構的圖案化方法可為任何合適方法，且可形成任何合適數目的鰭狀物於多層堆疊203與基板101中。舉例來說，可採用一或多道光微影製程(包括雙重圖案化或多重圖案化製程)，圖案化結構以形成相同的L形或任何其他合適形狀的圖案之許多鰭狀物122。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程沿著圖案化犧牲層的側部形成間隔物。接著移除犧牲層，再採用保留的間隔物圖案化鰭狀物122於多層堆疊203與基板101中。
如圖3所示，在形成鰭狀物122之後，可形成淺溝槽隔離區135。在一實施例中，淺溝槽隔離區135的形成方法可為沉積介電材料如氧化物材料(如可流動的氧化物)、高密度電漿的氧化物、或類似物。再視情況進行清潔與襯墊步驟之後可形成介電材料以填入或超填鰭狀物122周圍的區域，且其形成方法可採用化學氣相沉積法(如高深寬比製程)、高密度電漿化學氣相沉積法、或其他合適的方法。
一旦沉積即可由合適製程移除淺溝槽隔離區135的多餘介電材料，比如化學機械研磨、蝕刻、上述之組合、或類似製程。在一實施例中，移除製程可移除鰭狀物122上的任何介電材料，並露出鰭狀物122的表面以進行後續製程步驟。
隨著移除淺溝槽隔離區135的多餘介電材料，接著可自鰭狀物122的表面使介電材料凹陷，以形成淺溝槽隔離區135。可進行凹陷步驟，以露出與鰭狀物122之上表面相鄰的鰭狀物122之側壁的至少一部份。使淺溝槽隔離區135的介電材料凹陷的方法可採用濕蝕刻，比如將鰭狀物122的上表面浸入對介電材料具有選擇性的蝕刻劑。但亦可採用其他方法如反應性離子蝕刻、乾蝕刻、化學氧化物移除、或乾式化學清潔。在一些實施例中，介電材料可凹陷至低於第一層251的最底層，以露出一些基板101。
圖3亦顯示鰭狀物122的主動區301，且鰭狀物122在L形的角落303之間具有第一長度L1。在一些實施例中，第一長度L1可介於約8 nm至約30 nm之間，比如約10 nm。然而可採用任何合適長度。
在主動區301的遠端，鰭狀物122具有不同的第一寬度W1與第二寬度W2。在一些實施例中，第二寬度W2小於第一寬度W1，但第二寬度W2亦可大於第一寬度W1。第一寬度W1可介於約8 nm至約50 nm之間，比如約30 nm。第二寬度W2可介於約8 nm至約50 nm之間，比如約10 nm。在一些實施例中，第一寬度W1與第二寬度W2之間的差距可介於約2 nm至約16 nm之間，比如約10 nm。第一寬度W1與第二寬度W2的第一比例R1可介於約4:1至約1.5:1之間，比如約3:1。然而可採用任何合適的寬度與任何合適的比例。
如圖4所示，形成虛置閘極堆疊129於主動區301上，以及鰭狀物122中的L形之角落303之間。在一些實施例中，虛置閘極堆疊129包括虛置閘極介電層119、虛置閘極介電層119上的虛置閘極121、虛置閘極121上的第三硬遮罩123、與第三硬遮罩123上的第四硬遮罩125。圖4亦顯示虛置閘極堆疊129與主動區301之間的左側界面具有第三寬度W3，且虛置閘極堆疊129與主動區301之間的右側界面具有第四寬度W4。
在一實施例中，虛置閘極介電層119的形成方法可為熱氧化、化學氣相沉積、濺鍍、或本技術領域已知用於形成閘極介電層的任何其他方法。虛置閘極介電層119在鰭狀物122的頂部上的厚度，可與虛置閘極介電層119在鰭狀物122的側壁上的厚度不同，端視形成閘極介電層的技術而定。虛置閘極介電層119的材料可包含氧化矽或氮氧化矽，其厚度可為約3 Å至約100 Å，比如約10 Å。在一實施例中，虛置閘極介電層119的形成方法可為先沉積犧牲層的材料如矽，以提供側壁保護。一旦形成犧牲層，即可氧化或氮化並消耗犧牲層，以形成介電層如氧化矽或氮氧化矽。然而可採用任何合適製程。
在其他實施例中，虛置閘極介電層119亦可為高介電常數(大於約5)的材料，比如氧化鑭、氧化鋁、氧化鉿、氮氧化鉿、氧化鋯、或上述之組合，且其等效氧化物厚度可為約0.5 Å至約100 Å，比如小於或等於約10 Å。此外，亦可採用氧化矽、氮氧化矽、及/或高介電常數材料的任何組合作為虛置閘極介電層119。
虛置閘極121可包含導電材料如多晶矽、鎢、鋁、銅、鋁銅、鈦、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、鉭、氮化鉭、鈷、鎳、上述之組合、或類似物。虛置閘極121的沉積方法可為化學氣相沉積、濺鍍沉積、或本技術領域已知用於沉積導電材料的其他技術。虛置閘極121的厚度可為約5 Å至約500 Å。虛置閘極121可具有不平坦的上表面，且可在圖案化虛置閘極121或蝕刻閘極之前平坦化虛置閘極121的上表面。此時可將離子導入虛置閘極121。舉例來說，導入離子的方法可為離子佈植技術。
一旦形成虛置閘極介電層119與虛置閘極121，即可圖案化虛置閘極介電層119與虛置閘極121。在一實施例中，圖案化步驟先形成第三硬遮罩123與第三硬遮罩123上的第四硬遮罩125。第三硬遮罩123與第四硬遮罩125的形成方法，可分別採用適於形成第一硬遮罩205與第二硬遮罩207的任何材料與製程。在一些實施例中，第三硬遮罩123為氧化矽層，其厚度介於約20 Å至約3000 Å之間，比如約20 Å。在一些實施例中，第四硬遮罩125可為氮化矽層，其厚度可介於約20 Å至約3000 Å之間，比如約20 Å。然而可採用任何合適材料與厚度。
一旦形成第三硬遮罩123與第四硬遮罩125，可採用適於圖案化第一硬遮罩205與第二硬遮罩207的任何材料(如光阻)與製程(如曝光與顯影光阻、反應性離子蝕刻、或類似製程)圖案化第四硬遮罩125，如上所述。可持續圖案化製程，直到露出第三硬遮罩123下的虛置閘極121。
一旦圖案化第三硬遮罩123與第四硬遮罩125，則可自第三硬遮罩123與第四硬遮罩125移除光阻，且移除方法可採用灰化製程。然而可採用任何其他合適的移除製程。採用第三硬遮罩123與第四硬遮罩125作為遮罩，並採用非等向蝕刻製程(如反應性離子蝕刻)，可將第三硬遮罩123與第四硬遮罩125的圖案轉移至虛置閘極121與虛置閘極介電層119，以形成虛置閘極堆疊129於鰭狀物122上。然而可採用任何合適製程以將圖案轉移至介電層上，比如前述採用第一硬遮罩205與第二硬遮罩207的方法。
一旦形成虛置閘極堆疊129，則再露出虛置閘極堆疊129未保護的多層堆疊203之上表面與側壁以及淺溝槽隔離區135的上表面。在一實施例中，虛置閘極堆疊129可覆蓋具有虛置閘極寬度Wdg (小於第一長度L1)的多層堆疊203的一部分，且虛置閘極寬度Wdg 介於約8 nm至約16 nm之間(比如約10 nm)。如此一來，虛置閘極可與多層堆疊203形成左側界面與右側界面。在一些實施例中，主動區301在左側界面的第三寬度W3可介於約28 nm至約34 nm之間(比如30 nm)，而主動區301在右側界面的第四寬度W4可介於約8 nm至約12 nm之間(比如約10 nm)。然而可採用任何合適寬度。
如圖5所示的一些實施例，形成順應性介電層130。在形成閘極1103所用的閘極間隔物131之初使步驟中，沉積順應性介電層130於虛置閘極堆疊129、鰭狀物122、與淺溝槽隔離區135上。如此一來，順應性介電層130沿著虛置閘極介電層119、虛置閘極121、第三硬遮罩123、與第四硬遮罩125的側壁，形成於虛置閘極堆疊129的兩側上。順應性介電層130亦沿著第一層251與第二層261的側壁形成於鰭狀物122的兩側上，並形成於基板101的任何露出部分上。鰭狀物122中L形的角落303與主動區301的部分位於順應性介電層130之下，因此未圖示於圖5。
在一些實施例中，可毯覆性沉積順應性介電層130於多層主動裝置200上。順應性介電層130可包含氧化矽、氮氧化矽、氮化矽、碳氧化矽、或碳氮氧化矽，但亦可採用任何合適材料如介電常數小於約4.0的低介電常數材料，甚至是氣隙，或上述之組合。順應性介電層130的形成方法可為任何合適方法，比如化學氣相沉積、電漿輔助化學氣相沉積、濺鍍、或任何其他合適方法。
圖6顯示蝕刻順應性介電層130的水平表面，以形成閘極間隔物131於虛置閘極堆疊129上。在一實施例中，閘極間隔物131的形成方法可採用非等向蝕刻製程如反應性離子蝕刻製程。雖然說明中的閘極間隔物131可為單層如順應性介電層130，但此僅為例示性而非侷限本發明實施例。相反地，可採用任何數目的層狀物以及沉積與移除製程的任何組合，且所有的這些製程完全屬於實施例的範疇中。一旦移除順應性介電層130的水平表面，則再露出閘極間隔物131與虛置閘極堆疊129未保護的第四硬遮罩125、鰭狀物122、與淺溝槽隔離區135的最頂部表面。
一旦形成閘極間隔物131，可蝕刻溝槽133穿過鰭狀物122，其採用的蝕刻製程可移除再虛置閘極堆疊129之兩側上露出且閘極間隔物131之側壁不保護的鰭狀物122之材料。在一些實施例中，可採用一或多道非等向蝕刻如反應性離子蝕刻，以蝕刻溝槽133穿過鰭狀物122，且其尺寸可為鰭狀物122被蝕刻的部分之尺寸。
在一些實施例中，第一溝槽形成於虛置閘極堆疊129的左側，其自鰭狀物122的露出側壁之溝槽133的遠端處具有第一寬度W1，並在鰭狀物122的露出側壁處具有第五寬度W5。第五寬度W5小於或等於第一寬度W1 (例如介於約8 nm至約50 nm之間，比如約30 nm)，並大於第三寬度W3 (例如介於約8 nm至約50 nm之間，比如約28 nm)。然而可採用任何合適寬度。
在一些實施例中，第二溝槽形成於虛置閘極堆疊129的右側，其自鰭狀物122的露出側壁的溝槽133之遠端處具有第二寬度W2，並在鰭狀物122的露出側壁處具有第六寬度W6。第六寬度W6大於或等於第二寬度W2 (例如介於約8 nm至約50 nm之間，比如約10 nm)並小於第四寬度W4 (例如介於約8 nm至約50 nm之間，比如約20 nm)。然而可採用任何合適寬度。
如圖7所示，形成第一內側間隔物501於第一裝置區106的第一層251 (見圖6)中。第一內側間隔物501形成於第一裝置區106中的第一層251之凹陷中。在一些實施例中，第一內側間隔物501的形成方法為濕蝕刻以圖案化凹陷，且濕蝕刻採用的蝕刻劑對第一層251的材料(如矽鍺)具有選擇性而不明顯移除第二層261或基板101的材料(如矽)。舉例來說，在第一層251為矽鍺且第二層261為矽的實施例中，濕蝕刻採用的蝕刻劑可為氯化氫。
在一實施例中，濕蝕刻製程可為浸入製程、噴灑製程、旋轉製程、或類似製程。此外，濕蝕刻製程的溫度可介於約400℃至約600℃之間，且持續時間可介於約100秒至約1000秒之間(比如約300秒)。然而可採用任何合適的製程條件與參數。可持續蝕刻製程，使形成於每一第一層251中的具有晶面限制表面的凹陷長度介於約4 nm至約8 nm之間，比如約6 nm。然而可採用任何合適長度。
然而濕蝕刻製程並非可採用的唯一製程。舉例來說，另一實施例圖案化第一層251的方法，可為等向乾蝕刻製程或者乾蝕刻製程與濕蝕刻製程的組合。可採用任何合適製程以圖案化第一層251，且所有的這些製程完全屬於實施例的範疇。
一旦形成凹陷於第一裝置區106中的每一第一層251中，及可形成間隔物材料於第一裝置區106上。在一些實施例中，間隔物與閘極間隔物131的材料可不同，且間隔物可為含矽的介電材料如氧化矽、氮氧化矽、氮化矽、碳氧化矽、或碳氮氧化矽，亦可採用任何合適材料如介電常數小於約4.0的低介電常數材料(甚至是氣隙)或上述之組合。間隔物材料的沉積製程可為化學氣相沉積、物理氣相沉積、或原子層沉積，以達約3 nm至約10 nm的厚度，比如約5 nm。然而可採用任何合適的厚度或沉積製程。
藉由沉積間隔物材料於第一裝置區106上，間隔物材料可襯墊溝槽133的側壁並填入第一裝置區106的第一層251中的凹陷。一旦間隔物材料填入凹陷，接著進行移除製程以自第一裝置區106中的溝槽133移除多餘的間隔物材料，並保留第一內側間隔物501於第一裝置區106中。在一實施例中，移除多餘的間隔物材料的方法可採用蝕刻製程如非等向的乾蝕刻製程，比如反應性離子蝕刻製程。然而可採用任何合適蝕刻製程，以自溝槽133移除多餘間隔物材料並保留第一內側間隔物501與其他內側間隔物。
如此一來，第一內側間隔物501將採用第一凹陷的形狀。此外，雖然所述實施例形成的第一內側間隔物具有晶面形狀，但此為例示性而非侷限實施例。相反地，可採用任何形狀，比如凹陷形狀或凸起形狀，甚至形成凹陷於第一內側間隔物501中。這些形狀完全屬於實施例的範疇。
如圖8所示，形成源極/汲極區601於第一裝置區106中。基於主動區301的右側與左側的不同寬度(比如第一寬度W1、第二寬度W2、第三寬度W3、第四寬度W4、第五寬度W5、與第六寬度W6)，源極/汲極區601具有不平衡的寬度。舉例來說，一些實施例中位於虛置閘極堆疊129左側上的源極/汲極區601可具有第七寬度W7，位於虛置閘極堆疊129右側上的源極/汲極區601可具有第八寬度W8，且第七寬度W7大於第八寬度W8。在一些實施例中，位於虛置閘極堆疊129左側上的源極/汲極區601之第七寬度W7可介於約8 nm至約50 nm之間(比如約30 nm)，且位於虛置閘極堆疊129右側上的源極/汲極區601之第八寬度W8可介於約8 nm至約50 nm之間(比如約10 nm)。
在一實施例中，源極/汲極區601的形成方法可為先以光阻或其他遮罩材料保護其他裝置區。一旦保護其他裝置區，即可採用成長製程如選擇性磊晶製程以形成裝置所需的半導體材料，以形成源極/汲極區601。舉例來說，一實施例採用源極/汲極區601形成n型金氧半裝置，且源極/汲極區601可為半導體材料如矽、磷化矽、碳磷化矽、上述之組合、或類似物。磊晶成長製程可採用前驅物如矽烷、二氯矽烷、鍺烷、或類似物，且可持續約5分鐘至約120分鐘(如約30分鐘)。在一些實施例中，源極/汲極區601的第一源極/汲極高度SDH1介於約30 nm至約90 nm之間，比如約60 nm。然而可採用任何合適高度及/或合適深度。
一旦形成源極/汲極區601，則佈植合適摻質以補充摻質於第一裝置區106的其餘部分中，即可佈植摻質至源極/汲極區601中。舉例來說，可佈植n型摻質如磷、碳、砷、矽、銻、類似鎢、或上述之組合(如磷化矽、碳化矽、碳磷化矽、砷化矽、矽、銻、或類似物)以形成n型金氧半裝置。這些摻質的佈植方法可採用虛置閘極堆疊129與閘極間隔物131作為遮罩。
在另一實施例中，在成長源極/汲極區601時可摻雜源極/汲極區601的摻質。舉例來說，在形成源極/汲極區601時可原位摻雜磷。可採用任何合適製程以將摻質置入源極/汲極區，且所有的這些製程完全包含於實施例的範疇中。此外，可進行退火製程以活化源極/汲極區中的摻質。
在圖9中，接點蝕刻停止層87沉積於圖8所示的結構上。接點蝕刻停止層87可包括含矽、氮、與額外元素如碳的介電材料，比如碳氮化矽。在一些實施例中，接點蝕刻停止層87包括介電材料如氧化矽、氮化矽、任何其他合適的介電材料、或類似物。然而可採用任何合適材料。
可順應性沉積接點蝕刻停止層87的介電材料(如碳氮化矽)於圖8所示的結構之源極/汲極區601、第四硬遮罩125、與閘極間隔物131上。在一些實施例中，接點蝕刻停止層87的形成方法可採用化學氣相沉積製程，但亦可採用任何合適的沉積製程。
圖9亦顯示層間介電層701沉積於接點蝕刻停止層87上。層間介電層701的組成可為介電材料，且其沉積方法可為任何合適方法如化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。介電材料可包含磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物。亦可採用任何可接受的製程所形成的其他絕緣材料。
如圖9所示，可進行平坦化製程如化學機械研磨，使層間介電層701的上表面與虛置閘極121、閘極間隔物131、與接點蝕刻停止層87的上表面齊平。如此一來，平坦化製程亦移除第三硬遮罩123與第四硬遮罩125，並露出閘極間隔物131之間的虛置閘極121的上表面。在平坦化製程之後，虛置閘極72、閘極間隔物131、與層間介電層701的上表面齊平。在一些實施例中，第三硬遮罩123 (或第三硬遮罩123的一部分)可保留於需置閘極121的上表面上，且此例的平坦化製程可使層間介電層701、閘極間隔物131與接點蝕刻停止層87的上表面與第三硬遮罩123的上表面齊平。
如圖10所示，移除虛置閘極121、虛置閘極介電層119、以及第三硬遮罩123的任何保留部分(若保留)。如此一來，閘極間隔物131之間的開口1033中露出主動區301的中心部分，而閘極間隔物131維持覆蓋鰭狀物122中的L形的角落303與主動區301的其他部分。圖10亦顯示閘極間隔物131的幻像，以顯示第二層261的遠端與第一內側間隔物501埋置於閘極間隔物131中，並顯示第一內側間隔物501使第二層261的遠端彼此分開。
在一實施例中，可採用蝕刻製程或平坦化製程(比如繼續前述的化學機械研磨製程)移除第三硬遮罩123的材料，以移除第三硬遮罩123的其餘部分。然而可採用任何合適方法移除第三硬遮罩123。一旦移除第三硬遮罩123，則可露出且接著可移除虛置閘極121。在一實施例中，虛置閘極121的移除方法可採用一或多道濕蝕刻製程或乾蝕刻製程，其採用的蝕刻劑對虛置閘極121的材料具有選擇性。然而可採用任何合適的移除製程。一旦移除虛置閘極121，則可露出且亦可移除虛置閘極介電層119。在一實施例中，可採用一或多道乾蝕刻製程或濕蝕刻製程移除虛置閘極介電層119，其採用的蝕刻劑對虛置閘極介電層119具有選擇性。如此一來，主動區301的中心部分中露出淺溝槽隔離區135的上表面、第二層261的最頂層的上表面、第一層251的側部、第二層261的側部、基板101的側部(高於淺溝槽隔離區135)、與閘極間隔物131的側部。
圖11顯示線狀物釋放製程步驟。線狀物釋放製程步驟亦可視作片狀物釋放製程步驟、片狀物形成製程步驟、奈米片形成製程步驟、或線路形成製程步驟。一旦移除虛置閘極介電層119並露出第一層251之側部，即可自第一裝置區106中的基板101與第二層261之間移除第一層251。在一實施例中，第一層251的移除方法可採用濕蝕刻製程，其選擇性移除第一層251的材料(如矽鍺)且實質上不移除基板101與第二層261的材料(如矽)。然而可採用任何合適的移除製程。在一實施例中，蝕刻劑可為高溫氯化氫。此外，濕蝕刻製程的溫度可介於約400℃至約600℃之間(比如約560℃)，且時間可介於約100秒至約600秒之間(比如約300秒)。然而可採用任何合適的蝕刻劑、製程參數、與時間。
藉由移除第一層251的材料，第二層261的材料(如奈米片)將形成第一裝置區106中的奈米結構901，且奈米結構901彼此隔有第一內側間隔物501。奈米結構901在兩側的源極/汲極區601之間拉伸(如圖8所示)，且一起形成第一樁至區106中的全繞式閘極電晶體之通道區堆疊。在一實施例中，奈米結構901的厚度與第二層261的原本厚度相同。
然而在其他實施例中，蝕刻製程可用於減少奈米結構901的一部分之厚度，使奈米結構901的厚度隨著寬度改變而不同。具體而言，奈米結構901的厚度可比第二層261 (如矽)的原本厚度薄約0.3 nm至約2 nm。舉例來說，在線狀物釋放步驟時與形成閘極介電層1101時，每一第二層261的厚度可能經歷一些矽材損失及/或氧化。如此一來，每一奈米結構901 (與主動區301的中心部分)之厚度介於約4 nm至約8 nm之間(比如約5 nm)，並相隔原本空間(如第一厚度Th1、第二厚度Th2、與第三厚度Th3)加上額外空間(比如約0.3 nm至約2 nm)，且額外空間來自於線狀物釋放製程步驟與形成閘極介電層1101時所產生的矽材損失及/或氧化。然而在線狀物釋放步驟時與形成閘極介電層1101時，閘極間隔物131維持保護鰭狀物122中L形的角落303與主動區301的其他部分。綜上所述，閘極間隔物131所保護的鰭狀物122中L形的角落303與主動區301的其他部分，可維持其原本的厚度。
此外，雖然圖11顯示三個奈米結構901，但可自多層堆疊203提供的奈米片形成任何合適數目的奈米結構901。舉例來說，多層堆疊203 (見圖1)可包含任何合適數目的第一層251 (如第一奈米片)與任何合適數目的第二層261 (如第二奈米片)。如此一來，含有較少的第一層251與較少的第二層261的多層堆疊203在移除第一層251之後，形成一或兩個奈米結構901如將形成於第一裝置區106中的全繞式閘極電晶體的通道區堆疊。如此一來，含有許多第一層251與許多第二層261的多層堆疊203在移除第一層251之後，可形成四個或更多奈米結構901如將形成於第一裝置區106中的全繞式閘極電晶體的通道區堆疊。圖11亦顯示將露出的主動區301的中心區，而閘極間隔物131維持保護鰭狀物122中的L形的角落303與主動區301的其他部分。
如圖12所示的一些實施例，形成閘極介電層1101於第一裝置區106中。一旦進行釋放製程步驟並露出奈米結構901，即可形成閘極介電層1101於奈米結構901周圍。一些實施例在形成閘極介電層1101之前，可視情況形成第一界面層(未圖示)以圍繞閘極間隔物131之間的開口1033中的閘極間隔物131、奈米結構901、基板101、與淺溝槽隔離區135的露出表面，並覆蓋閘極間隔物131、接點蝕刻停止層87、與層間介電層701的上表面。在一些實施例中，視情況形成的第一界面層可包含緩衝材料如氧化矽，但亦可採用任何合適材料。視情況形成的第一界面層可形成於第一裝置區106中的奈米結構901周圍，且形成製程可採用化學氣相沉積、物理氣相沉積、或氧化，以達約1 Å至約20 Å的厚度，比如約9 Å。然而可採用任何合適的製程或厚度。
在一實施例中，閘極介電層1101為高介電常數的介電材料如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鑭、氧化鋯、氧化鈦、氧化鉭、氧化鋁、上述之組合、或類似物，且其沉積製程可為原子層沉積、化學氣相沉積、或類似製程。閘極介電層1101的厚度可介於約1 nm至約3 nm之間，但可採用任何合適材料與厚度。如圖所示，閘極介電層1101包覆奈米結構901，因此隔離第一裝置區106中的全繞式閘極電晶體之通道區堆疊。在一些實施例中，在形成閘極的金屬接點材料於閘極介電層1101上之前，可先視情況形成摻雜氮的介電材料(未圖示)，如下詳述。
圖13A顯示一些實施例中，形成L形的全繞式閘極電晶體1300所用的閘極1103於第一裝置區106中。圖13A中以幻像圖表示閘極1103、閘極間隔物131、接點蝕刻停止層87、與層間介電層701，以顯示埋置於L形的全繞式閘極電晶體1300中的這些結構。舉例來說，埋置於閘極1103、閘極間隔物131、接點蝕刻停止層87、與層間介電層701中的主動區301的部分、源極/汲極區601、奈米結構901的部分、第一內側間隔物501、與閘極介電層1101可視作L形的全繞式閘極電晶體1300，如圖13A所示。圖13A亦顯示L形全繞式閘極電晶體1300之左側上的源極/汲極區601之第七寬度W7，以及L形全繞式閘極電晶體1300之右側上的源極/汲極區601之第八寬度W8。
一旦形成閘極介電層1101於奈米結構901周圍，即可形成閘極1103於閘極介電層1101上並填入閘極間隔物131之間的開口1033之其餘空間。在一實施例中，閘極1103採用多層，且依序沉積每一層的方法可採用高順應性的沉積製程如原子層沉積，但可採用任何合適的沉積製程。如此一來，用以形成閘極1103的多層填入隔有閘極介電層1101的通道區堆疊之間的保留開放區域，並填入開口1033中保留的其他開放區域。在一些實施例中，閘極1103可包含蓋層、阻障層、n型金屬功函數層、p型金屬功函數層、與填充材料(未分開圖示)。
可形成蓋層以與閘極介電層1101相鄰，且蓋層的組成可為金屬化材料如氮化鉭、鈦、氮化鈦鋁、鈦鋁、鉑、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、釕、鉬、氮化鎢、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、上述之組合、或類似物。金屬化材料的沉積製程可採用原子層沉積、化學氣相沉積、或類似製程，但亦可採用任何合適的沉積製程。
可形成阻障層以與蓋層相鄰，且阻障層與蓋層的材料可不同。舉例來說，阻障層的材料可為一或多層的金屬化材料如氮化鈦、氮化鉭、鈦、氮化鈦鋁、鈦鋁、鉑、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、釕、鉬、氮化鎢、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、上述之組合、或類似物。阻障層的沉積製程可採用原子層沉積、化學氣相沉積、或類似製程，但可採用任何合適的沉積製程。
在一些實施例中，形成於第一裝置區106中的全繞式閘極電晶體可為第一型全繞式閘極電晶體(比如n型金氧半電晶體)。如此一來，可形成n型金屬功函數層以與阻障層相鄰。在一實施例中，n型金屬功函數層的材料可為鎢、銅、鋁銅、碳化鈦鋁、氮化鈦鋁、鈦鋁、鉑、鈦、氮化鈦、鉭、氮化鉭、鈷、鎳、銀、鋁、鉭鋁、碳化鉭鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、其他合適的n型功函數材料、或上述之組合。舉例來說，第一n型金屬功函數層的沉積方法可採用原子層沉積製程、化學氣相沉積製程、或類似製程。然而可採用任何合適的材料與製程形成n型金屬功函數層。
可形成p型金屬功函數層以與n型金屬功函數層相鄰。在一實施例中，第一p型金屬功函數層的組成可為金屬化材料如鎢、鋁、銅、氮化鈦、鈦、氮化鈦鋁、鈦鋁、鉑、鉭、氮化鉭、鈷、鎳、碳化鉭、碳氮化鉭、氮化鉭矽、鉭矽化物、鎳矽化物、錳、鋯、鋯矽化物、釕、鋁銅、鉬、鉬矽化物、氮化鎢、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、上述之組合、或類似物。此外，p型金屬功函數層的沉積方法可為沉積製程如原子層沉積、化學氣相沉積、或類似製程，但可採用任何合適的沉積製程。
一旦形成p型金屬功函數層，可沉積填充材料以填入開口1033的其餘部分。在一實施例中，填充材料可為鎢、鋁、銅、鋁銅、鎢、鈦、氮化鈦鋁、鈦鋁、鉑、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、鉭、氮化鉭、鈷、鎳、上述之組合、或類似物，且其形成方法可採用沉積製程如化學氣相沉積、原子層沉積、物理氣相沉積、鍍製法、上述之組合、或類似製程。然而可採用任何合適材料。
一旦移除虛置閘極121所留下的開口1033被填滿，即可平坦化第一裝置區106中的閘極1103之材料，使移除虛置閘極121所留下的開口之外的任何材料被移除。在具體實施例中，進行移除的方法可採用平坦化製程如化學機械研磨。然而可採用任何合適的平坦化與移除製程。
圖13B顯示一些實施例中，圖13A的L形全繞式閘極電晶體1300之剖線A-A的上視圖。具體而言，圖13B顯示L形全繞式閘極電晶體1300的通道區中的閘極1103、閘極間隔物131、與主動區301。圖13B亦顯示一些實施例中主動區301的結構，包括角落303、左側源極/汲極區601的第七寬度W7、右側源極/汲極區601的第八寬度W8、以及第一長度L1。為了易於說明，未圖示閘極介電層1101與接點蝕刻停止層87。
如圖13B所示的一些實施例，L形的全繞式閘極電晶體1300具有閘極1103對準L形的主動區301並直接位於L形的主動區301上，使鰭狀物122中L形的角落303在奈米結構901的堆疊與源極/汲極區601之間的界面處位於閘極1103之下。此外，圖13B顯示主動區301的左側界面(比如左側通道寬度)具有第三寬度W3，而主動區301的右側界面(比如右側通道寬度)具有第四寬度W4，且第三寬度W3大於第四寬度W4。圖13B亦顯示奈米結構901的左側遠端與源極/汲極區601之間的左側通道界面之第五寬度W5，以及奈米結構901的右側遠端與源極/汲極區601之間的右側通道界面之第六寬度W6。
這些多層主動裝置200包括L形主動區，其於主動區301之一側的寬度大於另一側的寬度以提供節能優點(與兩側寬度沒有差別的主動區301相較)。舉例來說，L形全繞式閘極電晶體1300的主動區301之左側通道寬度大於右側通道寬度(比如第三寬度W3＞第四寬度W4)，以提供節能優點(介於約6%至約8%之間)。此外，含有L形主動區301的多層主動裝置200的通道界面，可與主動區301的通道寬度大致相同，比如第五寬度W5與第三寬度W3大致相同，及/或第六寬度W6與第四寬度W4大致相同。如此一來，源極/汲極區601與主動區301中的奈米結構901的堆疊之間的界面，可具有少量扭曲或不具有扭曲。
圖14A顯示另一實施 例中，圖13A中的L形全繞式閘極電晶體1300之剖線A-A的上視圖。在一些實施例中，圖14A與圖13B類似並顯示相同結構，差別在於圖14A中形成於主動區301上的閘極1103、閘極介電層1101 (未圖示)、與閘極間隔物131具有向左偏離OS-L。為了易於說明，不圖示閘極介電層1101與接點蝕刻停止層。
在一些實施例中，向左偏離OS-L介於約0 nm至約8 nm之間，其可來自於偏移光阻遮罩的設計或採用量測的層疊偏移。主動區301的左側通道寬度與右側通道寬度相對於每一角落303，偏移至鰭狀物122中L形的角落303之左側，且偏移的距離為向左偏離OS-L。如此一來，多層主動裝置200的左側上的角落303位於閘極1103之下，而多層主動裝置200的右側上的角落303位於主動區301右側之右的閘極間隔物131之下。
如此一來，多層主動裝置200之右側的磊晶成長的源極/汲極區601與主動區301之間的界面可具有第九寬度W9 (介於約8 nm至約50 nm之間，比如約10 nm)，而閘極1103與主動區301之右側之間的界面可具有第十寬度W10 (介於約8 nm至約50 nm之間，比如約12 nm)。類似地，在主動區301之相反側上，多層主動裝置200之左側的磊晶成長的源極/汲極區601與主動區301與之間的界面具有第七寬度W7，而閘極1103與主動區301之左側之間的界面可具有第十一寬度W11 (介於約8 nm至約50 nm之間，比如約30 nm)。然而可採用任何合適尺寸。
圖14B顯示另一實施例中，圖13A中的L形全繞式閘極電晶體1300之剖線A-A的剖面之上視圖。在一些實施例中，圖14B與圖13B類似並顯示相同結構，然而圖14B中的閘極1103、閘極介電層1101 (未圖示)、與閘極間隔物131形成於主動區301上並向右偏離OS-R。為了簡化說明，不圖示閘極介電層1101與接點蝕刻停止層87。
在一些實施例中，向右偏離OS-R介於約0 nm至約8 nm之間，其可來自於偏移光阻遮罩的設計或採用量測的層疊偏移。主動區301的左側通道寬度與右側通道寬度偏移至鰭狀物122中L形的角落303之右側，且偏移的距離為向右偏離OS-R。如此一來，多層主動裝置200的左側上的角落303位於主動區301之左的層間介電層701或閘極間隔物131之下，而多層主動裝置200的右側上的角落303位於閘極1103之右側上的閘極間隔物131之左的閘極1103之下。
如此一來，多層主動裝置200的右側之磊晶成長的源極/汲極區601與主動區301之間的界面可具有第八寬度W8 (介於約8 nm至約50 nm之間，比如約10 nm)，而閘極1103與主動區301的右側之間的界面可具有第十二寬度W12 (介於約8 nm至約50 nm之間，比如約12 nm)。類似地，在主動區301的另一側上，多層主動裝置200的左側之磊晶成長的源極/汲極區601與主動區301之間的界面可具有第十三寬度W13，而閘極1103與主動區301的左側之間的界面可具有第十四寬度W14 (介於約8 nm至約50 nm之間，比如約28 nm)。然而可採用任何合適尺寸。
圖15A至15E顯示一些實施例中，含有多層主動裝置陣列之多種單元方案。每一單元方案包括結合一或多個L形全繞式閘極電晶體1300的多層主動裝置1501的陣列。L形全繞式閘極電晶體1300的設計彈性與節能優點可用於大量的單元方案，以在不同單元方案中進一步達到設計彈性與節能。
如圖15A所示的一些實施例，採用六個L形全繞式閘極電晶體1300形成第一單元方案1500。在一些實施例中，第一單元方案1500包括第一鰭狀物1522 (其第一複合形狀包括三個L形主動區301)與第二鰭狀物1523 (其第二複合形狀包括三個L形主動區301)，且第二複合形狀為第一複合形狀的鏡像。第一鰭狀物1522與第二鰭狀物1523形成於多層堆疊203 (未圖示)與基板101 (未圖示)中的方法，可採用形成鰭狀物122的上述材料與製程。此外，若所需的閘極1103之一或多者可置換為虛置閘極，其包括閘極1103之一或多者位於L形主動區301上。
圖15B所示的一些實施例中，採用四個L形全繞式閘極電晶體1300形成第二單元方案1510。第二單元方案1510包括第三鰭狀物1525，其具有包含一個L形主動區301的第三複合形狀，且第三複合形狀包括開口1511於第一鰭狀物1522中。第二單元方案1510更包括第四鰭狀物1527，其具有包含三個L形主動區301的第二複合形狀。在一實施例中，第二鰭狀物1523的三個L形主動區301之第一者，與第一鰭狀物1522的一L形主動區301具有相同的第一主動寬度。此外，第四鰭狀物1527的三個L形主動區301的其餘兩者可具有相同的第二主動寬度(其小於第一主動寬度)。在一些實施例中，第一主動寬度可介於約8 nm至約50 nm之間(比如約30 nm)，而第二主動寬度可介於約8 nm至約50 nm之間(比如約10 nm)。第三鰭狀物1525、第四鰭狀物1527、L形主動區301、與閘極1103的形成方法可採用此處所述的任何材料與製程。
如圖15C所示的一些實施例，採用四個L形全繞式閘極電晶體1300形成第三單元方案1520。第三單元方案1520包括的第五鰭狀物1529具有第五複合形狀(包括四個L形主動區301)，而第六鰭狀物1531具有第六複合形狀(包括四個L形主動區301)。在一些實施例中，第六複合形狀可為第五複合形狀的鏡像，且四個L形主動區301的鰭狀物寬度自鰭狀物的左側至鰭狀物的右側逐漸縮小。舉例來說，L形主動區301的第一鰭狀物寬度Wf1可介於約8 nm至約50 nm之間(比如約40 nm)，而第二鰭狀物寬度Wf2可介於約8 nm至約50 nm之間(比如約10 nm)。而鰭狀物寬度減少的間隔可介於約72 nm至約102 nm之間，比如約90 nm。第五鰭狀物1529、第六鰭狀物1531、L形主動區301、與閘極1103的形成方法可採用此處所述的任何材料與製程。
圖15D顯示一些實施例中，採用五個L形的全繞式閘極電晶體1300所形成的第四種單元方案1530。第四單元方案1530包括第七鰭狀物1533 (其第七複合形狀包括兩個L形主動區301)與第八鰭狀物1535 (其第八複合形狀包括三個L形主動區301)。在此實施例中，複合形狀可彼此偏離，因此第七鰭狀物1533與第八鰭狀物1535彼此非鏡像。第七鰭狀物1533、第八鰭狀物1535、L形主動區301、與閘極1103的形成方法可採用此處所述的任何材料與製程。
圖15E顯示一些實施例中，採用八個L形全繞式閘極電晶體1300所形成的第五單元方案1540。第五單元方案1540包括第九複合形狀的第九鰭狀物1537與第十複合形狀的第十鰭狀物1539，第九複合形狀包括四個L形主動區301，且第十複合形狀包括四個L形主動區301。在一些實施例中，第十複合形狀可為第九複合形狀的鏡像，而相鄰的閘極1103各自位於L形主動區301上。第九鰭狀物1537、第十鰭狀物1539、L形主動區301、與閘極1103的形成方法可採用此處所述的任何材料與製程。
在此處所述的每一實施例中，L形全繞式閘極電晶體1300可為n型(n型金氧半)全繞式閘極電晶體或p型(p型金氧半)全繞式閘極電晶體。此外，此處所述的實施例在n型場效電晶體裝置與p型場效電晶體裝置中，可用於L形全繞式閘極電晶體。如此一來，此處所述的實施例可用於高設計彈性選擇的許多節能應用。
此處所述的實施例關於含有複合形狀(如L形)的主動區301於多層主動裝置200之奈米結構901中的多層主動裝置200與其形成方法。在實施例中，主動區301在主動區301的角落303之間，具有奈米結構主動長度如第一長度L1。角落303位於主動裝置的閘極間隔物131之下。在主動區301的遠端，奈米結構901具有不同寬度。在一些實施例中，與具有非複合形狀的主動區301之主動裝置相較，多層主動裝置200具有節能約6%至8%的優點。此外，多層主動裝置200提供的設計彈性可用於主動裝置的許多不同配置。
藉由形成與採用具有L形主動區301於多層主動裝置200的奈米結構中的奈米結構901，可使短通道裝置具有高效能亦可節能。此外，不同單元種類所用的設計彈性之不同實施例中，全繞式閘極裝置的L形的角落303位於閘極間隔物131及/或閘極之下，如此處所述。
在一實施例中，半導體裝置的形成方法，包括：沉積第一片狀物於半導體基板上；沉積第一半導體材料於第一片狀物上；沉積第二片狀物於第一半導體材料上；沉積第二半導體材料於第二片狀物上；圖案化第一片狀物、第一半導體材料、第二片狀物、與第二半導體材料成鰭狀物，鰭狀物具有第一寬度與第二寬度，且第一寬度大於第二寬度；移除第一片狀物與第二片狀物，以自第一半導體材料形成第一奈米結構，並自第二半導體材料形成第二奈米結構；沉積閘極介電層以圍繞第一奈米結構與第二奈米結構；以及沉積閘極於閘極介電層周圍。在一實施例中，沉積閘極的步驟包括至少部分地形成閘極於第一奈米結構的第一角落上。在一實施例中，在沉積閘極介電層之後，閘極間隔物與閘極介電層相鄰並至少部分地位於第一奈米結構的第二角落上，且第二角落與具有第二寬度的鰭狀物之一部分相鄰。在一實施例中，沉積閘極的步驟包括至少部分地形成閘極於第一奈米結構的第二角落上。在一實施例中，沉積閘極介電層之後，閘極間隔物與閘極介電層相鄰且至少部分地位於第一奈米結構的第二角落上，且第二角落與具有第一寬度的鰭狀物之一部分相鄰。在一實施例中，方法更包括磊晶成長第一源極/汲極區以與第一奈米結構相鄰，且第一源極/汲極區具有第三寬度；以及磊晶成長第二源極/汲極區以與第一奈米結構相鄰，第二源極/汲極區具有第四寬度，且第四寬度與第三寬度不同。在一實施例中，第一寬度介於約8 nm至約30 nm之間。
在一實施例中，半導體裝置的形成方法包括：形成多層堆疊於半導體基板上，多層堆疊包括第一材料的第一層與第二材料的第二層，且第一材料與第二材料不同；蝕刻圖案至多層堆疊中，多層堆疊的其餘部分包括主動區，主動區分隔保留的多層堆疊的第一側與保留的多層堆疊的第二側，第一側具有第一寬度且第二側具有第二寬度，且第一寬度與第二寬度不同；進行線狀物釋放製程，以移除第一層並形成奈米結構的堆疊，而奈米結構的堆疊在第一側具有第一寬度且在第二側具有第二寬度；沉積閘極介電層於奈米結構的堆疊周圍；以及沉積閘極以圍繞奈米結構的堆疊中的每一奈米結構。在一實施例中，方法更包括形成第一源極/汲極區以與奈米結構的堆疊的第一側相鄰，以及形成第二源極/汲極區以與奈米結構的堆疊的第二側相鄰，且第一源極/汲極區的寬度大於第二源極/汲極區的寬度。在一實施例中，第一寬度與第二寬度之間的差異頂多8 nm。在一實施例中，奈米結構的堆疊的一奈米結構包括第一角落於第一側，且第一角落至少部分地位於閘極之下。在一實施例中，一奈米結構包括第二角落於第二側，且第二角落至少部分地位於閘極之下。在一實施例中，一奈米結構包括第二角落於第二側，且第二角落至少部分地位於層間介電層之下，其中第一寬度大於第二寬度。在一實施例中，一奈米結構包括第二角落於第二側，且第二角落至少部分地位於層間介電層之下，其中第一寬度小於第二寬度。
在一實施例中，半導體裝置包括：閘極介電層，位於基板上；閘極，位於閘極介電層周圍；以及奈米結構的垂直堆疊，奈米結構的垂直堆疊之每一奈米結構包括閘極介電層所圍繞的主動區，其中每一主動區在閘極介電層的第一側上具有第一通道寬度且在閘極介電層的第二側上具有第二通道寬度，而第一通道寬度大於第二通道寬度。在一實施例中，第一通道寬度大於第二通道寬度的差距不超過16 nm。在一實施例中，奈米結構的垂直堆疊之第一奈米結構包括第一角落於閘極介電層的第一側上，以及第二角落於閘極介電層的第二側上。在一實施例中，半導體裝置更包括：第一閘極間隔物，與閘極介電層的第一側上的閘極相鄰；以及第二閘極間隔物，與閘極介電層的第二側上的閘極相鄰。在一實施例中，第一角落至少部分地位於第一閘極間隔物之下，且第二角落至少部分地位於閘極之下。在一實施例中，第一角落至少部分地位於閘極之下，且第二角落至少部分地位於第二閘極間隔物之下。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A:剖線 L1:第一長度 OS-L向左偏離 OS-R:向右偏離 SDH1:第一源極/汲極高度 Th1:第一厚度 Th2:第二厚度 Th3:第三厚度 Th4:第四厚度 Th5:第五厚度 Th6:第六厚度 Wdg :虛置閘極寬度 Wf1:第一鰭狀物寬度 Wf2:第二鰭狀物寬度 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度 W6:第六寬度 W7:第七寬度 W8:第八寬度 W9:第九寬度 W10:第十寬度 W11:第十一寬度 W12:第十二寬度 W13:第十三寬度 W14:第十四寬度 72:虛置閘極 87:接點蝕刻停止層 101:基板 106:第一裝置區 119:虛置閘極介電層 121:虛置閘極 122:鰭狀物 123:第三硬遮罩 125:第四硬遮罩 129:虛置閘極堆疊 130:順應性介電層 131:閘極間隔物 133:溝槽 135:淺溝槽隔離區 200,1501:多層主動裝置 203:多層堆疊 205:第一硬遮罩 207:第二硬遮罩 250:沉積製程 251:第一層 261:第二層 301:主動區 303:角落 350:圖案化製程 501:第一內側間隔物 601:源極/汲極區 701:層間介電層 901:奈米結構 1033,1511:開口 1101:閘極介電層 1103:閘極 1300:全繞式閘極電晶體 1500:第一單元方案 1510:第二單元方案 1520:第三單元方案 1522:第一鰭狀物 1523:第二鰭狀物 1525:第三鰭狀物 1527:第四鰭狀物 1529:第五鰭狀物 1530:第四單元方案 1531:第六鰭狀物 1533:第七鰭狀物 1535:第八鰭狀物 1537:第九鰭狀物 1539:第十鰭狀物 1540:第五單元方案
圖1至12係一些實施例中，形成全繞式主動裝置的中間步驟的圖式。 圖13A係一實施例中，全繞式閘極裝置的透視圖。 圖13B係一實施例中，圖13A所示的全繞式閘極裝置之剖面的上視圖。 圖14A與14B係其他實施例中，全繞式閘極裝置的剖面之上視圖。 圖15A至15E顯示一些實施例中，含有多層主動裝置陣列的多種單元方案之上視圖。
301:主動區
1103:閘極
1300:全繞式閘極電晶體
1500:第一單元方案
1501:多層主動裝置
1522:第一鰭狀物
1523:第二鰭狀物

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 沉積一第一片狀物於一半導體基板上； 沉積一第一半導體材料於該第一片狀物上； 沉積一第二片狀物於該第一半導體材料上； 沉積一第二半導體材料於該第二片狀物上； 圖案化該第一片狀物、該第一半導體材料、該第二片狀物、與該第二半導體材料成一鰭狀物，該鰭狀物具有一第一寬度與一第二寬度，且該第一寬度大於該第二寬度； 移除該第一片狀物與該第二片狀物，以自該第一半導體材料形成一第一奈米結構，並自該第二半導體材料形成一第二奈米結構； 沉積一閘極介電層以圍繞該第一奈米結構與該第二奈米結構；以及 沉積一閘極於該閘極介電層周圍。
TW109133993A 2019-10-29 2020-09-30 半導體裝置的形成方法 TW202129765A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962927531P 2019-10-29 2019-10-29
US62/927,531 2019-10-29
US16/871,993 US11296199B2 (en) 2019-10-29 2020-05-11 Semiconductor devices and methods
US16/871,993 2020-05-11

Publications (1)

Publication Number Publication Date
TW202129765A true TW202129765A (zh) 2021-08-01

Family

ID=75587176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109133993A TW202129765A (zh) 2019-10-29 2020-09-30 半導體裝置的形成方法

Country Status (3)

Country Link
US (3) US11296199B2 (zh)
CN (1) CN112750909A (zh)
TW (1) TW202129765A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
US20230117889A1 (en) * 2021-10-15 2023-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7625790B2 (en) * 2007-07-26 2009-12-01 International Business Machines Corporation FinFET with sublithographic fin width
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102413782B1 (ko) * 2016-03-02 2022-06-28 삼성전자주식회사 반도체 장치
US20190081155A1 (en) * 2017-09-13 2019-03-14 Globalfoundries Inc. Nanosheet transistor with improved inner spacer

Also Published As

Publication number Publication date
US11296199B2 (en) 2022-04-05
US20210126097A1 (en) 2021-04-29
US11699729B2 (en) 2023-07-11
US20220231139A1 (en) 2022-07-21
US20230299159A1 (en) 2023-09-21
CN112750909A (zh) 2021-05-04

Similar Documents

Publication Publication Date Title
TWI722304B (zh) 半導體裝置及其形成方法
TWI828806B (zh) 半導體裝置與其形成方法
TWI651849B (zh) 半導體裝置與其形成方法
TWI710060B (zh) 半導體裝置與其形成方法
TW202011458A (zh) 半導體裝置的形成方法
TW202109673A (zh) 半導體裝置的形成方法
CN113410236A (zh) 铁电随机访问存储器器件和方法
TWI792170B (zh) 半導體裝置與其形成方法
TW202117855A (zh) 半導體裝置的形成方法
TW202011518A (zh) 半導體裝置的形成方法
TWI777530B (zh) 半導體裝置與其形成方法
KR102549861B1 (ko) 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
KR20200066551A (ko) 반도체 디바이스 및 방법
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
TW202207368A (zh) 形成半導體裝置的方法
TW202129765A (zh) 半導體裝置的形成方法
TW202243027A (zh) 半導體裝置
TW202238733A (zh) 半導體元件及其製造方法
US11764220B2 (en) Method of manufacturing a semiconductor device by patterning a serpentine cut pattern
TW202232755A (zh) 半導體裝置及其形成方法
TWI820428B (zh) 電晶體閘極結構及其形成方法
KR20230109536A (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
TW202310161A (zh) 半導體裝置
TW202131519A (zh) 半導體裝置
KR102224831B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법