KR20230109536A - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

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KR20230109536A
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layer
conductive layer
conductive
forming
dielectric
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시흐-항 치우
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 제조하는 방법에서, 유전체층에서 제1 전도성층 위에 개구부가 형성되고, 유전체층의 적어도 상부 표면 상에 제2 전도성층을 형성하지 않고 개구부에서 제1 전도성층 위에 제2 전도성층이 형성되며, 유전체층의 적어도 상부 표면 상에 제3 전도성층을 형성하지 않고 개구부에서 제2 전도성층 위에 제3 전도성층이 형성되며, 개구부에서 제3 전도성층 위에 상부층이 형성된다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES}
관련 출원
본 출원은 2022년 1월 13일에 출원된 미국 가특허 출원 제63/299,205호에 대한 우선권을 주장하며, 이 미국 가특허 출원의 전체 내용은 본 명세서에 참고로 포함된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 문제와 설계 문제 둘 모두로부터의 도전 과제들은 나노 구조체들(예를 들면, 나노시트들 또는 나노와이어들)을 사용하는 핀 FET(FinFET) 및 게이트 올 어라운드(gate-all-around, GAA) FET를 포함한, 다중 게이트 전계 효과 트랜지스터(FET)와 같은, 3차원 설계들의 개발을 가져왔다. FinFET에서, 게이트 전극은 채널 영역의 3개의 측면 표면에 인접해 있으며 게이트 전극과 채널 영역 사이에 게이트 유전체층이 개재되어 있다. FinFET의 게이트 전극은 게이트 대체(gate replacement) 기술에 의해 형성되는 하나 이상의 금속 재료층을 포함한다.
본 개시내용은 첨부 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 실무에 따라, 다양한 피처들이 일정한 축척으로 그려져 있지 않고 예시 목적으로만 사용된다는 것이 강조된다. 사실, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 도 1b, 도 1c 및 도 1d는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i 및 도 2j는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f 및 도 3g는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 5a, 도 5b, 도 5c 및 도 5d는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들 중 하나를 도시한다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e 및 도 6f는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 7a, 도 7b, 및 도 7c는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 8a, 도 8b 및 도 8c는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 9a 및 도 9b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 10a 및 도 10b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 11a 및 도 11b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 12a 및 도 12b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 13a 및 도 13b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 14a 및 도 14b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 15a 및 도 15b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 16a 및 도 16b는 본 개시내용의 일 실시예에 따른 반도체 디바이스를 제조하기 위한 순차적 프로세스의 다양한 스테이지들을 도시한다.
도 17a, 도 17b, 도 17c, 도 17d, 도 17e, 도 17f, 도 17g 및 도 17h는 본 개시내용의 일 실시예에 따른 FET 디바이스를 위한 다마신 프로세스의 다양한 스테이지들을 도시한다.
이하의 개시내용이 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다는 것이 이해되어야 한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 아래에서 설명된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 요소들의 치수들은 개시된 범위 또는 값들로 제한되지 않고, 프로세스 조건들 및/또는 디바이스의 원하는 속성들에 의존할 수 있다. 더욱이, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 개재하는 추가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 단순성과 명확성을 위해 다양한 피처들이 임의로 상이한 스케일들로 그려질 수 있다.
게다가, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서 설명의 편의를 위해, 도면들에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 작동 중의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 다른 방식으로 배향될 수 있으며(90도 회전되거나 다른 배향들로 있을 수 있으며), 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 그에 따라 해석될 수 있다. 추가적으로, "~로 제조된(made of)"이라는 용어는 "~을 포함하는(comprising)" 또는 "~으로 이루어져 있는(consisting of)" 중 어느 하나를 의미할 수 있다. 게다가, 이하의 제조 프로세스에서, 설명된 동작들 사이에 하나 이상의 추가적인 동작이 있을 수 있고, 동작들의 순서가 변경될 수 있다. 본 개시내용에서, 문구 "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 달리 설명되지 않는 한, A로부터의 하나의 요소, B로부터의 하나의 요소, 및 C로부터의 하나의 요소를 의미하지 않는다. 전체 개시내용에서, 소스와 드레인은 상호 교환 가능하게 사용되고, 소스/드레인은 소스와 드레인 중 하나 또는 양쪽 모두를 지칭한다. 이하의 실시예들에서, 일 실시예(예를 들면, 하나 이상의 도면)와 관련하여 설명된 바와 같은 재료들, 구성들, 치수들, 프로세스들 및/또는 동작들이 다른 실시예들에서 이용될 수 있고, 그에 대한 상세한 설명이 생략될 수 있다.
반도체 제조 프로세스에서, 유전체 재료에 또는 유전체 재료에 의해 형성되는 공간, 구멍 또는 개구부를 충전하기 위해 다양한 금속 충전 프로세스들이 이용된다. 일부 실시예들에서, 금속 충전 프로세스는 하부 전도성층과 상부 전도성층을 연결시키는 비아 또는 콘택트를 형성하는 데 사용된다. 일부 실시예들에서, 금속 충전 프로세스는 게이트 대체 기술에서 금속 게이트 전극을 형성하는 데 사용된다.
게이트 대체 기술에서, 희생 게이트 전극(예를 들어, 폴리실리콘으로 제조됨)을 포함하는 희생 게이트 구조체가 먼저 채널 영역 위에 형성되고 후속적으로 금속 게이트 구조체로 대체된다. 금속 게이트 FinFET들 또는 GAA FET들에서, 희생 게이트 구조체가 제거되는 공간에, 장벽층, 일함수 조정층, 접착층 또는 보디 금속층과 같은, 다양한 금속 재료들이 충전된다. 일부 FET 디바이스들에서, 금속 게이트 구조체를 형성하기 위한 게이트 대체 프로세스 후에, 금속 게이트 구조체의 상부 부분은 리세싱되고, 금속 게이트 전극과 인접한 전도성 콘택트들 사이에 격리 영역을 확보하기 위해 리세싱된 게이트 구조체 위에 캡 절연층(cap insulating layer)이 형성된다. 더욱이, 진보된 FET 디바이스들에서, 상이한 임계 전압들을 갖는 다양한 FET들(n 채널 및 p 채널 FET들)이 하나의 디바이스에 제조되고 FET들은 상이한 금속(예를 들면, 일함수 조정 금속) 구조체들을 가질 수 있다.
비아 또는 콘택트 형성에서, 공간, 구멍 또는 개구부는 유전체층에 형성되고, 공간, 구멍 또는 개구부는 하나 이상의 전도성층으로 충전된다. 일부 실시예들에서, 전기 도금 프로세스는 전도성층을 형성하는 데 사용되며, 이는 일반적으로 전도성층이 성장하기 위한 시드층을 필요로 한다. 일부 실시예들에서, 상부층으로부터 하부층으로의 금속 확산을 억제하기 위한 하나 이상의 장벽층이 구멍에 사용된다.
본 개시내용에서, 전도성층에 의한 하부 피복성(bottom coverage)을 개선시키고 프로세스 윈도(process window)를 개선시키는, 하부 전용(bottom-only) 캡층을 형성하도록 공간, 구멍 또는 개구부에 하나 이상의 전도성층을 형성하기 위한 신규 프로세스들이 개시된다.
도 1a 내지 도 1d는 본 개시내용의 일 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 프로세스를 도시한다. 도 1a 내지 도 1d에 의해 도시된 프로세스들 이전, 동안, 및 이후에 추가적인 동작들이 제공될 수 있고, 방법의 추가적인 실시예들에 대해, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
일부 실시예들에서, 공간, 구멍 또는 개구부(49A)는 유전체층(45A)에 의해 형성된다. 일부 실시예들에서, 도 1a에 도시된 바와 같이 하부 전도성층(80A)은 개구부(49A)의 바닥에 배치된다. 일부 실시예들에서, 유전체층(45A)은 게이트 측벽 스페이서이고 개구부(49A)는 희생 게이트 구조체가 제거되는 게이트 공간이다. 하부 전도성층(80A)은, 일함수 조정층과 같은, 하나 이상의 전도성 재료층이다. 다른 실시예들에서, 유전체층(45A)은 층간 유전체(ILD)층이고 하부 전도성층(80A)은 하부 금속 배선 패턴이다. 일부 실시예들에서, 하부 전도성층(80A)은, 소스/드레인 에피택셜층과 같은, 반도체층이고, 유전체층(45A)은 ILD층이다. 일부 실시예들에서, 개구부(49A)의 애스펙트비(높이/폭)는 약 1.25 내지 약 7의 범위에 있다. 평면도에서 개구부(49A)가 직사각형 형상일 때, 폭은 직사각형 형상의 짧은 쪽 측면이다.
일부 실시예들에서, 도 1b에 도시된 바와 같이 제1 전도성층(85A)은 하부 전도성층(80A) 위에 형성된다. 일부 실시예들에서, 제1 전도성층(85A)은 원자 층 퇴적(ALD)에 의해 하부 전도성층(80A) 상에 선택적으로 형성된다. 따라서, 제1 전도성층(85A)은 제1 전도성층(85A)의 높이보다 높지 않은 유전체층(45A)의 측벽과 접촉한다. 일부 실시예들에서, 제1 전도성층은 유전체층(45A)의 상부 표면 상에 형성되지 않는다.
일부 실시예들에서, 제1 전도성층(85A)은 WCl5 가스를 전구체로서 사용하여 ALD에 의해 형성되는 텅스텐 또는 MoCl5 가스를 전구체로서 사용하여 ALD에 의해 형성되는 몰리브덴으로 제조된다. 금속 오염화물(metal penta-chloride)이 ALD(또는 화학적 기상 퇴적(CVD))의 전구체로서 사용될 때, 금속층은 유전체층 상에서 성장하지 않고 전도성층 상에서 선택적으로 성장한다. 일부 실시예들에서, 전도성층(예를 들면, 하부 전도성층(80A))은 Ti, Ta, TiAl TiAlC, TiN, TiSiN, TaN, TaSiN, WN, WCN, 또는 전도성 금속 산화물을 포함한다. 일부 실시예들에서, 제1 전도성층(85A)의 두께는, 디바이스 및/또는 프로세스 요구 사항들에 따라, 약 1 nm 내지 약 10 nm의 범위에 있고 약 2 nm 내지 약 6 nm의 범위에 있다.
일부 실시예들에서, 금속 오염화물을 사용하는 ALD 프로세스는 약 400 ℃ 내지 약 500 ℃의 범위에 있는 기판 온도에서, 약 100 ℃ 내지 약 150 ℃의 범위에 있는 전구체 온도에서, 및 약 10 Torr 내지 약 50 Torr의 범위에 있는 압력에서 수행된다. 일부 실시예들에서, 환원 가스인 수소 가스(H2) 및 캐리어 가스인 아르곤 가스가 전구체 가스와 함께 도입되고, 부산물인 HCl 가스가 배출된다. 일부 실시예들에서, 제1 전도성층(85A)의 상면의 평탄도(상면의 피크 대 하단(peak-to-bottom))는 약 0.1 nm 내지 약 1 nm의 범위에 있다. 일부 실시예들에서, 제1 전도성층(85A)은 약 1 ppm 내지 약 100 ppm의 양으로 염소를 포함하고, 불소가 없다.
이어서, 도 1c에 도시된 바와 같이, 제2 전도성층(85B)이 제1 전도성층(85A) 위에 형성된다. 일부 실시예들에서, 제2 전도성층(85B)은 ALD에 의해 제1 전도성층(85A) 상에 선택적으로 형성된다. 따라서, 제2 전도성층(85B)은 제2 전도성층(85B)의 높이보다 높지 않은 유전체층(45A)의 측벽과 접촉한다. 일부 실시예들에서, 제2 전도성층은 유전체층(45A)의 상부 표면 상에 형성되지 않는다.
일부 실시예들에서, 제2 전도성층(85B)은 WF6 가스를 프리커서로서 사용하여 ALD에 의해 형성되는 텅스텐으로 제조된다. 금속 불화물이 ALD(또는 CVD)의 전구체로서 사용될 때, 금속층은 유전체층 상에서 성장하지 않고 전도성층 상에서 선택적으로 성장한다. 일부 실시예들에서, 제2 전도성층(85B)의 두께는, 디바이스 및/또는 프로세스 요구 사항들에 따라, 약 1 nm 내지 약 10 nm의 범위에 있고 약 2 nm 내지 약 6 nm의 범위에 있다.
일부 실시예들에서, WF6 가스를 사용하는 ALD 프로세스는 약 200 ℃ 내지 약 400 ℃의 범위(제1 전도성층(85A)에 대한 ALD 프로세스보다 낮음)에 있는 기판 온도에서, 약 10 ℃ 내지 약 30 ℃의 범위(제1 전도성층(85A)에 대한 ALD 프로세스보다 낮음, 예를 들면, 실온)에 있는 전구체 온도에서, 및 약 10 Torr 내지 약 50 Torr의 범위에 있는 압력에서 수행된다. 일부 실시예들에서, 환원 가스인 수소 가스(H2) 및 캐리어 가스인 아르곤 가스가 전구체 가스와 함께 도입되고, 부산물인 HF 가스가 배출된다. 일부 실시예들에서, 제2 전도성층(85B)의 상면의 평탄도(상면의 피크 대 하단)는 약 0.1 nm 내지 약 1 nm의 범위에 있다. 일부 실시예들에서, 제2 전도성층(85B)은 약 1 ppm 내지 약 100 ppm의 양으로 불소를 포함하고, 염소가 없다.
일부 실시예들에서, 제2 전도성층(85B)이 형성되기 전에, 유전체층 상에 형성되는 제1 전도성층의 원하지 않는 부분이 있더라도 이 부분을 제거하기 위한 건식 에칭 프로세스가 수행되지 않는다. 유사하게, 제2 전도성층(85B)이 형성된 후에, 유전체층 상에 형성되는 제2 전도성층의 원하지 않는 부분이 있더라도 이 부분을 제거하기 위한 건식 에칭 프로세스가 수행되지 않는다.
제2 전도성층(85B)이 형성된 후에, 도 1d에 도시된 바와 같이 제2 전도성층(85B) 위에 상부층(90A)이 형성된다. 일부 실시예들에서, 상부층(90A)은 하나 이상의 추가적인 전도성층(예를 들면, 텅스텐, 구리, 코발트, 루테늄 등) 또는 하나 이상의 유전체층(예를 들면, 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN, 등)을 포함한다. 일부 실시예들에서, 제2 전도성층은 형성되지 않고, 상부층(90A)은 제1 전도성층(85A) 상에 형성된다. 도 1d에 도시된 바와 같이, 제1 전도성층 또는 제2 전도성층 중 어느 것도 U자 형상 단면을 갖지 않는다.
도 2a 내지 도 2h는 본 개시내용의 일 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 프로세스를 도시한다. 방법의 추가적인 실시예들에 대해, 도 2a 내지 도 2h에 의해 도시된 프로세스들 이전, 동안, 및 이후에 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 2a는 도 1a와 동일하다. 일부 실시예들에서, 도 2b에 도시된 바와 같이 제3 전도성층을 위한 블랭킷 전도성층(85CL)은 하부 전도성층(80A) 위에 형성된다. 일부 실시예들에서, 블랭킷 전도성층(85CL)은, 스퍼터링 프로세스와 같은, 물리적 기상 퇴적(PVD), 또는 CVD에 의해 형성된다. 일부 실시예들에서, 도 2b에 도시된 바와 같이, 블랭킷 전도성층(85CL)은 또한 개구부(49A) 내의 유전체층(45A)의 측벽 상에 그리고 유전체층(45A)의 상부 표면 상에 형성된다. 일부 실시예들에서, 하부 전도성층(80A) 상에 퇴적된 대로의 블랭킷 전도성층(85CL)의 두께는 유전체층(45A)의 측벽 상에서의 두께보다 크다. 일부 실시예들에서, 하부 전도성층(80A) 상에 퇴적된 대로의 블랭킷 전도성층(85CL)의 두께는 유전체층(45A)의 상부 표면 상에서의 두께보다 작거나 같다.
일부 실시예들에서, 블랭킷 전도성층(85CL)은 금속, 전도성 금속 질화물/산화물, 또는 반도체 재료를 포함한다. 금속 재료는 W, Ti, Ta, Co, Ni, Mo, Ru, Cu, Al 또는 이들의 합금 중 하나 이상을 포함한다. 전도성 금속 질화물 또는 산화물은 TiN, TaN, WN WCN, SnO2 등을 포함한다. 반도체 재료는 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP 중 하나 이상을 포함한다. 일부 실시예들에서, 블랭킷층(85CL)은 하부 전도성층(80A)과 동일한 재료로 제조된다. 특정 실시예들에서, 블랭킷층(85CL)은 유전체층이다.
PVD(스퍼터링) 프로세스에서, 이온 밀도가 더 클 때, 유전체층(45A)의 측벽 상의 퇴적이 억제된다. 일부 실시예들에서, 스퍼터링 프로세스는 약 25 ℃ 내지 약 500 ℃의 범위에 있는 온도에서, 약 20 mTorr 내지 약 500 mTorr의 범위에 있는 압력에서, 약 2 kW 내지 약 4 kW의 범위에 있는 RF 전력으로, 및 약 50 V 내지 300 V의 범위에 있는 RF 바이어스로 수행된다. 일부 실시예들에서, 블랭킷층(85CL)은 염소 및 불소가 없다.
이어서, 도 2c에 도시된 바와 같이, 유전체층(45A)의 측벽 상에 퇴적되는 블랭킷 전도성층(85CL)의 일부가 제거된다. 일부 실시예들에서, 탈이온수, 오존수, H2O2, 산(HF, HCl, H2SO4, H3PO4 등), 및/또는 암모니아수를 사용하는 습식 에칭 프로세스가 사용된다. 일부 실시예들에서, 습식 에천트는 NH4OH, H2O2 및 H2O의 혼합물 또는 HCl, H2O2 및 H2O의 혼합물이다. 일부 실시예들에서, 불소 함유 가스(예를 들면, CF4), 염소 함유 가스(BCl3) 등을 사용하는 건식 에칭 프로세스에 이어 위에서 설명된 바와 같은 습식 에칭 프로세스가 사용된다. 일부 실시예들에서, 유전체층(45A)의 측벽 상의 블랭킷층(85CL)의 부분을 제거하기 위해 방향성 에칭 프로세스가 사용된다. 방향성 에칭 프로세스에서, 유전체층(45A)의 상면에 대해 약 10도 내지 약 60도의 각도로 활성종(active species)이 도포된다. 도 2c에 도시된 바와 같이, 유전체층(45A)의 측벽 상의 블랭킷층(85CL)의 부분이 제거된 후에, 유전체층(45A)의 상부 표면 및 하부 전도성층(80A) 상의 블랭킷층(85CL)의 부분들이 남게 된다. 남아 있는 전도성층, 즉 제3 전도성층(85C)의 두께는 일부 실시예들에서 약 1 nm 내지 약 10 nm의 범위에 있고, 다른 실시예들에서 약 2 nm 내지 약 6 nm의 범위에 있다. 일부 실시예들에서, 제3 전도성층(85C)의 상면의 평탄도(상면의 피크 대 하단)는 약 0.1 nm 내지 약 1 nm의 범위에 있다.
다음으로, 도 2d에 도시된 바와 같이, 블랭킷 전도성층(85CL)이 남아 있는 유전체층(45A)의 상부 표면 상에 그리고 개구부(49A) 내에 충전 재료층(79)이 형성된다. 일부 실시예들에서, 충전 재료층(79)은, 중합체와 같은, 유기 재료를 포함한다. 일부 실시예들에서, 충전 재료층(79)은 포토레지스트층 또는 바닥 반사 방지 코팅(BARC)층이다.
이어서, 도 2e에 도시된 바와 같이, 충전 재료층(79)에 의해 제3 전도성층(85C)을 보호하면서 유전체층(45A)의 상부 표면 상의 남아 있는 블랭킷층(85CL)을 노출시키기 위해 에치백 동작에 의해 충전 재료층(79)이 리세싱된다.
게다가, 유전체층(45A)의 상부 표면 상의 남아 있는 블랭킷층(85CL)은 도 2f에 도시된 바와 같이 위에서 설명된 바와 같은 습식 에칭 동작 및/또는 건식 에칭 동작에 의해 제거되고, 이어서 도 2g에 도시된 바와 같이 개구부(49A) 내의 충전 재료(79)가 제거된다.
일부 실시예들에서, 도 2h에 도시된 바와 같이, 제1 전도성층(85A)과 일치하는 제4 전도성층(85D)이 위에서 설명된 바와 같은 ALD 프로세스에 의해 제3 전도성층(85C) 위에 추가로 형성된다. 일부 실시예들에서, 도 1d와 유사하게, 하나 이상의 추가적인 전도성층(예를 들면, 텅스텐, 구리, 코발트, 루테늄 등) 또는 하나 이상의 유전체층(예를 들면, 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 등)을 포함하는 상부층이 제4 전도성층(85D) 상에 추가로 형성된다. 다른 실시예들에서, 제1 전도성층이 제3 전도성층(85C) 상에 형성되지 않고, 하나 이상의 추가적인 전도성층 또는 하나 이상의 유전체층이 제3 전도성층(85C) 상에 형성된다. 다른 실시예들에서, 제2 전도성층(85B)과 일치하는 제5 전도성층이 제3 전도성층(85C) 상에 형성된 제4 전도성층(85D) 상에 형성된다.
도 2i 및 도 2j는, X 방향을 따른 단면도인 도 2b 및 도 2c에 대응하는, Y 방향을 따른 단면도이다. 일부 실시예들에서, 방향성 에칭 동작이 블랭킷 전도성층(85CL)의 일부를 제거하는 데 사용되고 평면도에서의 개구부(49A)의 형상이 직사각형일 때, 도 2i 및 도 2j에 도시된 바와 같이 블랭킷 전도성층(85CL)의 일부는 개구부(49A)의 짧은 쪽 측면들에 있는 측벽들 상에 남아 있다.
도 3a 내지 도 3g는 본 개시내용의 일 실시예에 따른 FET 디바이스를 제조하기 위한 순차적 프로세스를 도시한다. 방법의 추가적인 실시예들에 대해, 도 3a 내지 도 3g에 의해 도시된 프로세스들 이전, 동안, 및 이후에 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 3a는 도 1b와 동일하다. 일부 실시예들에서, 제1 전도성층(85A)은 위에 설명된 바와 같은 ALD 프로세스에 의해, 또는 스퍼터링 프로세스에 이어 위에 설명된 바와 같은 제거 프로세스에 의해 형성된다.
일부 실시예들에서, 도 3b에 도시된 바와 같이 제2 전도성층을 위한 블랭킷 전도성층(85BL)은 제1 전도성층(85A) 위에 형성된다. 일부 실시예들에서, 블랭킷 전도성층(85BL)은, 스퍼터링 프로세스와 같은, PVD, 또는 CVD에 의해 형성된다. PVD(스퍼터링) 프로세스의 프로세스 조건들은 위에서 설명된 프로세스 조건들과 동일하다. 일부 실시예들에서, 도 3b에 도시된 바와 같이, 블랭킷 전도성층(85BL)은 또한 개구부(49A) 내의 유전체층(45A)의 측벽 상에 그리고 유전체층(45A)의 상부 표면 상에 형성된다. 일부 실시예들에서, 제1 전도성층(85A) 상에 퇴적된 대로의 블랭킷 전도성층(85BL)의 두께는 유전체층(45A)의 측벽 상에서의 두께보다 크다. 일부 실시예들에서, 제1 전도성층(85A) 상에 퇴적된 대로의 블랭킷 전도성층(85BL)의 두께는 유전체층(45A)의 상부 표면 상에서의 두께보다 작거나 같다.
일부 실시예들에서, 블랭킷 전도성층(85BL)은 금속, 전도성 금속 질화물/산화물, 또는 반도체 재료를 포함한다. 금속 재료는 W, Ti, Ta, Co, Ni, Mo, Ru, Cu, Al 또는 이들의 합금 중 하나 이상을 포함한다. 전도성 금속 질화물 또는 산화물은 TiN, TaN, WN WCN, SnO2 등을 포함한다. 반도체 재료는 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP 중 하나 이상을 포함한다. 특정 실시예들에서, 블랭킷층(85BL)은 유전체층이다.
이어서, 도 3c에 도시된 바와 같이, 유전체층(45A)의 측벽 상에 퇴적되는 블랭킷 전도성층(85BL)의 일부가 제거된다. 일부 실시예들에서, 탈이온수, 오존수, H2O2, 산(HF, HCl, H2SO4, H3PO4 등), 및/또는 암모니아수를 사용하는 습식 에칭 프로세스가 사용된다. 일부 실시예들에서, 습식 에천트는 NH4OH, H2O2 및 H2O의 혼합물 또는 HCl, H2O2 및 H2O의 혼합물이다. 일부 실시예들에서, 불소 함유 가스(예를 들면, CF4), 염소 함유 가스(BCl3) 등을 사용하는 건식 에칭 프로세스에 이어 위에서 설명된 바와 같은 습식 에칭 프로세스가 사용된다. 일부 실시예들에서, 유전체층(45A)의 측벽 상의 블랭킷층(85BL)의 부분을 제거하기 위해 방향성 에칭 프로세스가 사용된다. 방향성 에칭 프로세스에서, 유전체층(45A)의 상면에 대해 약 10도 내지 약 60도의 각도로 활성종이 도포된다. 도 3c에 도시된 바와 같이, 유전체층(45A)의 측벽 상의 블랭킷층(85BL)의 부분이 제거된 후에, 유전체층(45A)의 상부 표면 및 제1 전도성층(85A) 상의 블랭킷층(85BL)의 부분들이 남게 된다. 남아 있는 전도성층, 즉 제2 전도성층(85B)의 두께는 일부 실시예들에서 약 1 nm 내지 약 10 nm의 범위에 있고, 다른 실시예들에서 약 2 nm 내지 약 6 nm의 범위에 있다. 일부 실시예들에서, 제2 전도성층(85B)의 상면의 평탄도(상면의 피크 대 하단)는 약 0.1 nm 내지 약 1 nm의 범위에 있다.
다음으로, 도 3d에 도시된 바와 같이, 블랭킷 전도성층(85BL)이 남아 있는 유전체층(45A)의 상부 표면 상에 그리고 개구부(49A) 내에 충전 재료층(79)이 형성된다. 일부 실시예들에서, 충전 재료층(79)은, 중합체와 같은, 유기 재료를 포함한다. 일부 실시예들에서, 충전 재료층(79)은 포토레지스트층 또는 BARC층이다.
이어서, 도 3e에 도시된 바와 같이, 충전 재료층(79)에 의해 제2 전도성층(85B)을 보호하면서 유전체층(45A)의 상부 표면 상의 남아 있는 블랭킷층(85BL)을 노출시키기 위해 에치백 동작에 의해 충전 재료층(79)이 리세싱된다.
게다가, 유전체층(45A)의 상부 표면 상의 남아 있는 블랭킷층(85BL)은 도 3f에 도시된 바와 같이 위에서 설명된 바와 같은 습식 에칭 동작 및/또는 건식 에칭 동작에 의해 제거되고, 이어서 도 3g에 도시된 바와 같이 개구부(49A) 내의 충전 재료(79)가 제거된다.
일부 실시예들에서, 도 1d와 유사하게, 하나 이상의 추가적인 전도성층(예를 들면, 텅스텐, 구리, 코발트, 루테늄 등) 또는 하나 이상의 유전체층(예를 들면, 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 등)을 포함하는 상부층이 제2 전도성층(85B) 상에 추가로 형성된다. 다른 실시예들에서, 제1 전도성층 및 제2 전도성층이 형성되기 전에, 위에서 설명된 바와 같이, 상부층이 하부 전도성층(80A) 상에 형성된다.
도 4a 내지 도 8c는 본 개시내용의 일 실시예에 따른 FET 디바이스를 위한 게이트 대체 프로세스의 다양한 스테이지들을 도시한다. 도 4a 내지 도 8c에 의해 도시된 프로세스들 이전, 동안, 및 이후에 추가적인 동작들이 제공될 수 있고, 방법의 추가적인 실시예들에 대해, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 4a에 도시된 바와 같이, 하나 이상의 핀 구조체(20)가 기판(10) 위에 제조된다. 기판(10)은, 예를 들어, 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3의 범위에 있는 불순물 농도를 갖는 p형 실리콘 기판이다. 다른 실시예들에서, 기판(10)은 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3의 범위에 있는 불순물 농도를 갖는 n형 실리콘 기판이다. 대안적으로, 기판(10)은, 게르마늄과 같은, 다른 원소 반도체; SiC 및 SiGe와 같은, IV-IV족 화합물 반도체들; GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은, III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판들, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물들(예를 들면, p형 또는 n형 전도성)로 적절하게 도핑된 다양한 영역들을 포함할 수 있다. 일부 실시예들에서, p형 FET들에 대한 기판(10)의 일부는 에칭에 의해 리세싱되고, SiGe층이 리세스들 위에 형성된다. 도 4a 내지 도 4f는 n-FET의 경우를 도시하지만, 제조 프로세스의 대부분이 p형 FET에 대해 실질적으로 동일하다.
핀 구조체들(20)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조체들(20)은, 이중 패터닝(double-patterning) 프로세스 또는 다중 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서들이 패터닝된 희생층과 나란히 형성된다. 희생층은 이어서 제거되고, 남아 있는 스페이서들은 이어서 핀 구조체들(20)을 패터닝하는 데 사용될 수 있다.
도 4a에 도시된 바와 같이, Y 방향으로 연장되는 2 개의 핀 구조체(20)는 X 방향으로 서로 인접하게 배치된다. 그렇지만, 핀 구조체들의 개수는 2 개로 제한되지 않는다. 개수는 1 개, 3 개, 4 개 또는 5 개 또는 그 이상일 수 있다. 추가적으로, 하나 이상의 더미 핀 구조체가 패터닝 프로세스들에서 패턴 충실도를 개선시키기 위해 핀 구조체들(20)의 양측에 인접하게 배치될 수 있다. 핀 구조체(20)의 폭은 일부 실시예들에서 약 5 nm 내지 약 40 nm의 범위에 있고, 다른 실시예들에서 약 7 nm 내지 약 15 nm의 범위에 있다. 핀 구조체(20)의 높이는 일부 실시예들에서 약 100 nm 내지 약 300 nm의 범위에 있고, 다른 실시예들에서 약 50 nm 내지 약 100 nm의 범위에 있다. 핀 구조체들(20) 사이의 공간은 일부 실시예들에서 약 5 nm 내지 약 80 nm의 범위에 있고, 다른 실시예들에서 약 7 nm 내지 15 nm의 범위에 있다. 그렇지만, 본 기술 분야의 통상의 기술자는 설명 전반에 걸쳐 열거된 치수들 및 값들이 단지 예들이고, 집적 회로들의 상이한 스케일들에 적합하도록 변경될 수 있음을 인식할 것이다.
핀 구조체들(20)이 형성된 후에, 도 4b에 도시된 바와 같이, 격리 절연층(30)이 핀 구조체들(20) 위에 형성된다. 격리 절연층(30)은 LPCVD(low pressure chemical vapor deposition), 플라스마-CVD 또는 유동성(flowable) CVD에 의해 형성되는, 실리콘 산화물, 실리콘 산질화물 및/또는 실리콘 질화물과 같은, 절연 재료들의 하나 이상의 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료들이 퇴적된다. 유동성 유전체 재료들은, 그 이름이 암시하는 바와 같이, 높은 애스펙트비로 갭들 또는 공간들을 충전하기 위해 퇴적 동안 "유동(flow)"할 수 있다. 일반적으로, 퇴적된 막이 유동할 수 있도록 하기 위해 다양한 화학재료들이 실리콘 함유 전구체들에 첨가된다. 일부 실시예들에서, 질소 수소화물 결합(nitrogen hydride bond)이 첨가된다. 유동성 유전체 전구체들, 특히 유동성 실리콘 산화물 전구체들의 예들은 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ와 HSQ의 혼합물, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오르토실리케이트(TEOS), 또는, 트리실릴아민(TSA)과 같은, 실릴-아민을 포함한다. 이러한 유동성 실리콘 산화물 재료들은 다중 동작 프로세스에서 형성된다. 유동성 막이 퇴적된 후에, 이는 경화되고 이어서 실리콘 산화물을 형성하기 위해 원하지 않는 요소(들)를 제거하도록 어닐링된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다. 격리 절연층(30)은 일부 실시예들에서 스핀 온 글라스(SOG), SiO, SiON, SiOCN 또는 불화물 도핑된 실리케이트 유리(fluoride-doped silicate glass, FSG)의 하나 이상의 층에 의해 형성될 수 있다.
핀 구조체들(20) 위에 격리 절연층(30)을 형성한 후에, 격리 절연층(30) 및 마스크층(예를 들면, 패드 산화물층 및 패드 산화물층 상에 형성되는 실리콘 질화물 마스크층)의 일부를 제거하기 위해 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 폴리싱(CMP) 및/또는 에치백 프로세스를 포함할 수 있다. 이어서, 도 4b에 도시된 바와 같이, 채널층이 될 핀 구조체(20)의 상부 부위(upper part)가 노출되도록 격리 절연층(30)이 추가로 제거된다. 특정 실시예들에서, 격리 절연층(30)의 부분적 제거는 습식 에칭 프로세스를 사용하여, 예를 들어, 플루오르화 수소산(HF)에 기판을 침적시키는 것에 의해 수행된다. 다른 실시예에서, 격리 절연층(30)의 부분적 제거는 건식 에칭 프로세스를 사용하여 수행된다. 예를 들어, CHF3 또는 BF3를 에칭 가스로서 사용하는 건식 에칭 프로세스가 사용될 수 있다. 격리 절연층(30)을 형성한 후에, 격리 절연층(30)의 품질을 개선시키기 위해 열 프로세스, 예를 들어, 어닐링 프로세스가 수행될 수 있다. 특정 실시예들에서, 열 프로세스는, N2, Ar 또는 HeN 분위기(ambient)와 같은, 불활성 가스 분위기에서 약 900 ℃ 내지 약 1050 ℃의 범위에 있는 온도에서 약 1.5초 내지 약 10초 동안 급속 열 어닐링(RTA)을 사용하는 것에 의해 수행된다.
이어서, 도 4c에 도시된 바와 같이 더미 게이트 구조체(40)가 핀 구조체들(20)의 일부 위에 형성된다. 유전체층 및 폴리실리콘층이 격리 절연층(30) 및 노출된 핀 구조체들(20) 위에 형성되고, 이어서 폴리실리콘으로 제조된 더미 게이트 전극층(44) 및 더미 게이트 유전체층(42)을 포함하는 더미 게이트 구조체(40)를 획득하기 위해 패터닝 동작들이 수행된다. 폴리실리콘층의 패터닝은 일부 실시예들에서 실리콘 질화물층 및 산화물층을 포함하는 하드 마스크를 사용하는 것에 의해 수행된다. 더미 게이트 유전체층(42)은 CVD, 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), e-빔 증발(e-beam evaporation), 또는 다른 적합한 프로세스에 의해 형성되는 실리콘 산화물일 수 있다. 일부 실시예들에서, 더미 게이트 유전체층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체들의 하나 이상의 층을 포함한다. 일부 실시예들에서, 더미 게이트 유전체층(42)의 두께는 약 1 nm 내지 약 5 nm의 범위에 있다.
일부 실시예들에서, 더미 게이트 전극층(44)은 균일한 또는 불균일한 도핑을 갖는 도핑된 폴리실리콘이다. 본 실시예에서, 더미 게이트 전극층(44)의 폭은 약 30 nm 내지 약 60 nm의 범위에 있다. 일부 실시예들에서, 더미 게이트 전극층의 두께는 약 30 nm 내지 약 50 nm의 범위에 있다. 추가적으로, 하나 이상의 더미 게이트 구조체는 패터닝 프로세스들에서 패턴 충실도를 개선시키기 위해 더미 게이트 구조체(40)의 양측에 인접하게 배치될 수 있다. 더미 게이트 구조체(40)의 폭은 일부 실시예들에서 약 5 nm 내지 약 40 nm의 범위에 있고, 다른 실시예들에서 약 7 nm 내지 약 15 nm의 범위에 있다.
게다가, 도 4c 및 도 4d에 도시된 바와 같이, 측벽 스페이서들(46)은 더미 게이트 구조체들(40)의 대향 측면들 상에 형성된다. 도 4d는 y-z 평면에서의 단면이다. 측벽 스페이서들(46)을 위한 절연 재료층이 더미 게이트 구조체(40) 위에 형성된다. 절연 재료층은 더미 게이트 구조체(40)의, 측벽들과 같은, 수직 표면들, 수평 표면들, 및 상부에서, 제각기, 실질적으로 동일한 두께들을 갖게 형성되도록 컨포멀 방식으로 퇴적된다. 일부 실시예들에서, 절연 재료층은 약 5 nm 내지 약 20 nm의 범위에 있는 두께를 갖는다. 절연 재료층은 SiN, SiON 및 SiCN 또는 임의의 다른 적합한 유전체 재료 중 하나 이상을 포함한다. 절연 재료층은 ALD 또는 CVD, 또는 임의의 다른 적합한 방법에 의해 형성될 수 있다. 다음으로, 절연 재료층의 하부 부분들은 이방성 에칭에 의해 제거되고, 이에 의해 게이트 측벽 스페이서들(46)을 형성한다. 일부 실시예들에서, 측벽 스페이서들(46)은 상이한 절연 재료들의 2 개 내지 4 개의 층을 포함한다. 일부 실시예들에서, 더미 게이트 유전체층(42)의 일부가 측벽 스페이서들(46)과 격리 절연층(30) 사이에 배치된다. 다른 실시예들에서, 더미 게이트 유전체층(42)의 일부가 측벽 스페이서들(46)과 격리 절연층(30) 사이에 배치되지 않는다.
후속적으로, 더미 게이트 구조체(40)에 의해 커버되지 않는 핀 구조체(20)의 소스/드레인 영역은 일부 실시예들에서 소스/드레인 리세스를 형성하도록 에치 다운(etch down)(리세싱)된다. 소스/드레인 리세스가 형성된 후에, 도 4d에 도시된 바와 같이 하나 이상의 소스/드레인 에피택셜층(60)이 소스/드레인 리세스에 형성된다. 일부 실시예들에서, 제1 에피택셜층, 제2 에피택셜층 및 제3 에피택셜층이 형성된다. 다른 실시예들에서, 리세스가 형성되지 않고 에피택셜층들이 핀 구조체 위에 형성된다.
일부 실시예들에서, 제1 에피택셜층은 n형 FinFET의 경우 SiP 또는 SiCP를 포함하고, p형 FinFET의 경우 B로 도핑된 SiGe 또는 Ge를 포함한다. 일부 실시예들에서, 제1 에피택셜층에서의 P(인)의 양은 약 1 × 1018 atoms/cm3 내지 약 1 × 1020 atoms/cm3의 범위에 있다. 제1 에피택셜층의 두께는 일부 실시예들에서 약 5 nm 내지 20 nm의 범위에 있고, 다른 실시예들에서 약 5 nm 내지 약 15 nm의 범위에 있다. 제1 에피택셜층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 25 원자% 내지 약 32 원자%이고, 다른 실시예들에서 약 28 원자% 내지 약 30 원자%이다. 일부 실시예들에서, 제2 에피택셜층은 n형 FinFET의 경우 SiP 또는 SiCP를 포함하고, p형 FinFET의 경우 B로 도핑된 SiGe를 포함한다. 일부 실시예들에서, 제2 에피택셜층에서의 인의 양은 제1 에피택셜층의 인의 양보다 많고, 약 1 × 1020 atoms/cm3 내지 약 2 × 1020 atoms/cm3의 범위에 있다. 제2 에피택셜층의 두께는 이 실시예에서 약 20 nm 내지 40 nm의 범위에 있거나, 다른 실시예들에서 약 25 nm 내지 약 35 nm의 범위에 있다. 제2 에피택셜층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 35 원자% 내지 약 55 원자%이고, 다른 실시예들에서 약 41 원자% 내지 약 46 원자%이다. 제3 에피택셜층은 일부 실시예들에서 SiP 에피택셜층을 포함한다. 제3 에피택셜층은 소스/드레인에서의 실리사이드 형성을 위한 희생층이다. 일부 실시예들에서, 제3 에피택셜층에서의 인의 양은 제2 에피택셜층의 인의 양보다 적고, 약 1 × 1018 atoms/cm3 내지 약 1 × 1021 atoms/cm3의 범위에 있다. 제3 에피택셜층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 20 원자% 미만이고, 다른 실시예들에서 약 1 원자% 내지 약 18 원자%이다.
적어도 하나의 실시예에서, 소스/드레인 에피택셜층들(60)은 LPCVD 프로세스, 분자 빔 에피택시, 원자 층 퇴적 또는 임의의 다른 적합한 방법에 의해 에피택셜적으로 성장된다. LPCVD 프로세스는 SiH4, Si2H6, 또는 Si3H8과 같은 실리콘 소스 가스; a germanium source gas, such as GeH4, 또는 G2H6과 같은 게르마늄 소스 가스; CH4 또는 SiH3CH3과 같은 탄소 소스 가스; 및 PH3와 같은 인 소스 가스를 사용하여, 약 400 ℃ 내지 약 850 ℃의 온도에서 및 약 1 Torr 내지 약 200 Torr의 압력 하에서 수행된다.
여전히 도 4c 및 도 4d를 참조하면, 층간 유전체(ILD)층(50)이 S/D 에피택셜층(60) 및 더미 게이트 구조체(40) 위에 형성된다. ILD층(50)을 위한 재료들은, 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물들을 포함한다. 중합체들과 같은, 유기 재료들이 또한 ILD층(50)에 사용될 수 있다.
ILD층(50)이 형성된 후에, 도 4d에 도시된 바와 같이, 더미 게이트 전극층(44)의 상단 부분이 노출되도록, CMP와 같은, 평탄화 동작이 수행된다. 일부 실시예들에서, ILD층(50)이 형성되기 전에, 실리콘 질화물층 또는 실리콘 산질화물층과 같은, 콘택트 에칭 정지층(contact etch stop layer)이 형성된다.
이어서, 더미 게이트 전극층(44) 및 더미 게이트 유전체층(42)이 제거되고, 이에 의해 도 4e 및 도 4f에 도시된 바와 같이 게이트 공간(47)을 형성한다. 도 4f는 Y 방향(소스-드레인 방향)을 따른 단면이다. 더미 게이트 구조체들은 플라스마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극층(44)이 폴리실리콘이고 ILD층(50)이 실리콘 산화물일 때, 더미 게이트 전극층(44)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 더미 게이트 유전체층(42)은 그 후에 플라스마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
일부 실시예들에서, 도 1a 내지 도 3g에 도시된 바와 같이 게이트 공간(47)은 개구부(49A)에 대응하고 측벽 스페이서들(46)은 유전체층(45A)에 대응한다.
도 5a 내지 도 5d는, 위에서 설명된 바와 같이, 희생 게이트 구조체(희생 게이트 전극(44) 및 희생 게이트 유전체층(42))가 제거되고, 이에 의해 게이트 공간(47)을 형성한 후의 다양한 뷰들을 도시한다. 도 5a는 도 5d(평면도 또는 투영도)의 X1-X1을 따른 단면도이고, 도 5b는 도 5d의 Y1-Y1을 따른 단면도이며, 도 5c는 도 5d의 Y2-Y2를 따른 단면도이다. 일부 실시예들에서, ILD층(50)이 형성되기 전에 에칭 정지층으로서 기능하는 절연 라이너층(52)이 형성된다. 일부 실시예들에서, 절연 라이너층(52)은 실리콘 질화물을 포함한다. 일부 실시예들에서, 추가적인 유전체층(54)이 ILD층(50) 위에 형성된다. 일부 실시예들에서, 추가적인 유전체층(54)은 실리콘 질화물을 포함한다.
일부 실시예들에서, 도 5b 및 도 5c에 도시된 바와 같이 게이트 측벽 스페이서(46)의 상부 부분이 리세싱된다. 일부 실시예들에서, 게이트 측벽 스페이서들(46)은 희생 게이트 유전체층의 제거 동안 리세싱되고, 다른 실시예들에서, 게이트 측벽 스페이서들(46)을 리세싱하기 위해 하나 이상의 건식 및/또는 습식 에칭 동작이 수행된다. 일부 실시예들에서, 게이트 측벽 스페이서들(46)이 리세싱된 후에, 최상면은 실리콘 질화물계 재료(예를 들면, 실리콘 질화물)로만 제조된다(층들(52 및 54)). 다른 실시예들에서, 게이트 측벽 스페이서들(46)의 리세스 에칭은 수행되지 않고, 게이트 측벽 스페이서들(46)의 상부는 유전체층(54)의 상부와 동일한 레벨에 위치한다.
도 6a 내지 도 8c는 도 5b 또는 도 5c에 도시된 게이트 공간(47) 및 주변층들의 확대도들이다. 도 6a에 도시된 바와 같이, 일부 실시예들에서 계면층(81)은 핀 구조체들(20)의 채널 영역들 상에 형성되고, 게이트 유전체층(82)은 계면층 및 게이트 측벽 스페이서들(46)의 내부 벽 위에 형성된다. 일부 실시예들에서, 게이트 유전체층(82)은 에칭 정지층(52) 및 추가적인 유전체층(54)의 상면들 위에 형성된다. 고 애스펙트비 구조체 위에 층을 컨포멀하게 형성하도록 일부 실시예들에서 ALD 프로세스에 의해 게이트 유전체층(82)이 형성된다. 일부 실시예들에서, 게이트 유전체층(82)이 형성된 후에, 게이트 공간(47)의 좁은 부분의 높이의 중앙에서 측정된 좁은 부분의 폭(W11)은 게이트 공간(47)의 넓은 부분의 높이의 중앙에서 측정된 넓은 부분의 폭(W12)보다 0.5 nm 내지 약 20 nm의 양만큼 더 작다. 일부 실시예들에서, 게이트 공간(47)의 좁은 부분의 애스펙트비(높이(H11)/폭(W11))는 약 1.25 내지 약 7의 범위에 있다.
특정 실시예들에서, 게이트 유전체층(82)은, 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합들과 같은, 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료들의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료들, 및/또는 이들의 조합들을 포함한다. 일부 실시예들에서, 게이트 유전체층(82)은 채널층들과 유전체 재료 사이에 형성되는 계면층을 포함한다.
이어서, 도 6b에 도시된 바와 같이, 장벽층(83)이 게이트 유전체층(82) 위에 형성된다. 일부 실시예들에서, 장벽층(83)은 Ta, TaN, Ti, TiN 또는 TiSiN의 하나 이상의 층을 포함한다. 일부 실시예들에서, 장벽층의 두께는 약 1 nm 내지 약 3 nm의 범위에 있다. 일부 실시예들에서, 장벽층(83)이 형성되지 않는다. 일부 실시예들에서, 바닥에서의 장벽층(83)의 두께는 측면들에서의 두께보다 두껍다. 일부 실시예들에서, 바닥에서의 장벽층(83)의 두께는 측면들에서 두께의 약 0.5배 내지 3배이다.
게다가, 도 6c에 도시된 바와 같이, 하나 이상의 제1 일함수 조정 재료(WFM)층(84)이 장벽층(83) 위에 형성된다. 일부 실시예들에서, 제1 WFM층(84)은, WN, WCN, W, Ru, Co, TiN 또는 TiSiN과 같은, p형 WFM 재료이다. 일부 실시예들에서, 제1 WFM층의 두께는 약 0.5 nm 내지 약 10 nm의 범위에 있고, 다른 실시예들에서 약 1 nm 내지 약 2 nm의 범위에 있다. 일부 실시예들에서, 바닥에서의 제1 WFM층(84)의 두께는 측면에서의 두께의 약 0.8배 내지 2배이다. 제1 WFM층이 TiN으로 제조될 때, TiN층은 TiCl4 및 NH3을 포함하는 소스 가스들로부터 형성된다. 일부 실시예들에서, TiN층은 불순물로서 Cl을 함유한다. 일부 실시예들에서, TiN층에서의 Ti 농도는 약 10 원자% 내지 약 80 원자%의 범위에 있다. Ti 농도가 너무 낮을 때, TiN층의 저항이 증가하고, Ti 농도가 너무 높을 때, Ti 확산은 다양한 문제들(예를 들면, 펀치 스루)을 야기할 수 있다.
이어서, 도 6d에 도시된 바와 같이, 제1 WFM층(84)의 최상부 부분이 에칭 정지층(52) 및 추가적인 유전체층(66)의 최상부 부분 아래에 있도록 제1 WFM층(84)의 상부 부분이 제거된다. 일부 실시예들에서, 제1 WFM층(84)의 최상부 부분은 게이트 측벽 스페이서들(46)의 최상부 부분보다 아래에 있고, 다른 실시예들에서, 제1 WFM층(84)의 최상부 부분은 게이트 측벽 스페이서들(46)의 최상부 부분 및 에칭 정지층(52)의 최상부 부분 및 추가적인 유전체층(54)의 최상부 부분과 동일하거나 그보다 위에 있다.
게다가, 도 6e에 도시된 바와 같이, 하나 이상의 제2 WFM층(85)이 제1 WFM층(84) 위에 형성된다. 일부 실시예들에서, 제2 WFM층(85)은, TiAl, TiSiAl, TiAlC, TaAl 또는 TaAlC와 같은, n형 WFM 재료이다. 일부 실시예들에서, 제2 WFM층의 두께는 약 0.5 nm 내지 약 6 nm의 범위에 있고, 다른 실시예들에서 약 2 nm 내지 약 5 nm의 범위에 있다. 일부 실시예들에서, 바닥에서의 제2 WFM층(85)의 두께는 측면에서의 두께와 동일하거나 측면에서의 두께의 최대 3배이다.
제2 WFM층이 TiAlC로 제조될 때, TiAlC층은 TiCl4 및 유기 알루미늄(예를 들면, 트리에틸알루미늄)을 포함하는 소스 가스들로부터 형성된다. 일부 실시예들에서, TiAlC층은 불순물로서 Cl을 함유한다. 일부 실시예들에서, TiAlC층에서의 Al 농도는 약 5 원자% 내지 약 80 원자%의 범위에 있다. Al 농도가 너무 낮을 때, TiAlC층의 저항이 증가하고, Al 농도가 너무 높을 때, Al 확산은 다양한 문제들(예를 들면, Vt 이동)을 야기할 수 있다. 일부 실시예들에서, p형 FET는 도 6e에 도시된 바와 같이 p형 WFM 재료 및 n형 WFM 재료 양쪽 모두를 포함하고, n형 FET는 제1 WFM층(p형 WFM 재료)(84)을 포함하지 않는다. 일부 실시예들에서, 도 6d와 관련하여 설명된 동작과 유사하게, 제2 WFM층(85)의 상부 부분이 제거된다.
WFM층들이 형성된 후에, 도 6f에 도시된 바와 같이, 하나 이상의 퇴적 및 CMP 동작을 사용하여 차단 금속층인 글루층(86)이 WFM층들 위에 형성된다. 일부 실시예들에서, 차단 금속층(86)은 Ta, TaN, Ti, TiN 또는 TiSiN 중 하나 이상을 포함한다. 특정 실시예들에서, TiN이 사용된다. 다른 실시예들에서, WCN이 사용된다. 일부 실시예들에서, 층들(83, 84, 85 및 86) 중 어느 것도 90 원자% 초과의 W를 함유하는 금속 W층을 포함하지 않는다. 일부 실시예들에서, 차단 금속층(86)의 두께는 약 3 nm 내지 약 20 nm의 범위에 있다. 도 6f에 도시된 바와 같이, 차단 금속층(86)은 게이트 공간을 완전히 충전하는 반면, 게이트 유전체층(82), 장벽층(83) 및 WFM층들(84, 85)은 Y 방향(소스-드레인 방향)에서 U자 형상 단면(바닥 및 2 개의 수직 부분을 가짐)을 포함한다. 일부 실시예들에서, 게이트 측벽 스페이서들(46)이 리세싱되기 때문에, 에칭 정지층(52) 및 추가적인 유전체층(54) - 양쪽 모두 실리콘 질화물로 제조됨 - 을 CMP 정지층으로서 사용하여 CMP가 수행된다. 따라서, CMP 동작에서 실리콘 산화물 또는 실리콘 산화물계 재료가 폴리싱되지 않는다.
이어서, 도 7a에 도시된 바와 같이, 게이트 공간에 형성되는 층들의 상부 부분은 하나 이상의 에칭 동작에 의해 리세싱된다. 일부 실시예들에서, 에칭 동작들에서, 측벽 스페이서들(46)의 상부 부위 및/또는 게이트 유전체층(82)의 상부 부분이 또한 에칭된다.
후속적으로, 도 7b에 도시된 바와 같이, 위에서 설명된 바와 같은 제1 전도성층, 제2 전도성층 및 제3 전도성층 중 하나에 대응하는 제1 캡 금속층(87A)이 도 1a 내지 도 3g와 관련하여 설명된 바와 같은 프로세스들에 의해 리세싱된 전도성층들 위에 형성된다.
일부 실시예들에서, 제1 캡 금속층(87A)은 W, Ta, Sn, Nb, Ru, Co 또는 Mo를 포함한다. 일부 실시예들에서, 제1 캡 금속층(87A)은 금속 할로겐화물(염화물) 가스들(예를 들면, TaCl5, SnCl4, NbCl5 또는 MoCl4)을 사용하여 ALD 프로세스에 의해 형성된다. 일부 실시예들에서, 제1 캡 금속층(87A)은 무불소(fluorine-free) 금속, 예를 들어, 소스 가스인 WCl5에 의해 형성되는 무불소 W를 포함한다. 일부 실시예들에서, 제1 캡 금속층(87)은, 장벽층, WFM층들 및 차단 금속층과 같은, 금속성 하부층(metallic under-layer)으로부터 성장하고 금속층은 유전체층으로부터 성장되지 않도록, ALD 프로세스는 에칭 프로세스와 결합된 선택적 퇴적 프로세스이다. 콘택트 금속층이 형성될 때의 게이트 공간(47)의 애스펙트비가 높기(예를 들면, 1.25 내지 7) 때문에, 금속 할로겐화물 가스들을 사용한 ALD 프로세스는 보이드들을 형성하지 않고 제1 캡 금속(87A)을 효과적으로 형성한다. 게다가, 금속 게이트 피치가 축소됨에 따라, 게이트 공간(47)의 폭이 추가(예를 들면, 희생)층을 형성하기에 충분하지 않다. WFM층 바로 위에 선택적 퇴적을 사용하는 것에 의해, 금속 게이트 구조체에 대한 손상을 감소시키는 것이 가능하다. 다른 실시예들에서, 제1 캡 금속층(87)은 스퍼터링 프로세스에 이어 도 2a 내지 도 3g와 관련하여 설명된 바와 같은 제거 프로세스에 의해 형성된다.
일부 실시예들에서, 제1 전도성층, 제2 전도성층 및 제3 전도성층 중 하나와 유사한 제2 캡 금속층(87B)이 제1 캡 금속층(87A) 위에 형성된다. 일부 실시예들에서, 제2 캡 금속층(87B)의 상부는 게이트 측벽 스페이서들(46)의 상부보다 낮거나 같다. 다른 실시예들에서, 제2 캡 금속층(87B)이 게이트 측벽 스페이서들(46)의 상부를 커버하도록 제2 캡 금속층(87B)의 상부는 게이트 측벽 스페이서들(46)의 상부보다 높다(그러나 절연층(52)의 상부보다 낮음).
게다가, 도 8a, 도 8b 및 도 8c에 도시된 바와 같이, 게이트 캡 절연층(90)이 제1(또는 제2) 캡 금속층(87A) 위에 형성된다. 일부 실시예들에서, 게이트 캡 절연층(90)은 실리콘 질화물, SiON 및/또는 SiOCN 또는 임의의 다른 적합한 재료를 포함한다. 도 8b는 도 5d의 X1-X1 라인에 대응하는 단면도를 도시하고, 도 8c는 도 5d의 Y2-Y2 라인에 대응하는 격리 절연층 위의 단면도를 도시한다. 도 8b에서, 장벽층이 생략되어 있다. 도 8a에 도시된 바와 같이, 전도성층들(84, 85, 86 및 87(및 선택적으로 83))은 집합적으로 금속 게이트 전극(88)이라고 지칭될 수 있다. 일부 실시예들에서, n형 FET에서, 제1 WFM층(p형 재료층)은 형성되지 않는다.
도 9a 내지 도 16b는 본 개시내용의 일 실시예에 따른 나노와이어들 또는 나노시트들을 사용하여 GAA FET 디바이스의 금속 게이트 구조체를 제조하는 다양한 스테이지들을 도시한다. 도 9a 내지 도 16b에 의해 도시된 프로세스들 이전, 동안, 및 이후에 추가적인 동작들이 제공될 수 있고, 방법의 추가적인 실시예들에 대해, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 9a에 도시된 바와 같이, 기판(10) 상에 배치되는 하부 핀 구조체(11) 위에 교대로 형성되는 제1 반도체층들(120)과 제2 반도체층들(125)을 포함하는 하나 이상의 핀 구조체(20A)가 형성된다. 제1 반도체층들(120)과 제2 반도체층들(125)은 상이한 격자 상수들을 갖는 재료들로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다. 일부 실시예들에서, 제1 반도체층들(120)과 제2 반도체층들(125)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일부 실시예들에서, 제1 반도체층들(120)은 Si1-xGex이고, 여기서, x는 약 0.1 이상 약 0.6 이하이고, 제2 반도체층들(125)은 Si 또는 Si1-yGey이고, 여기서 y는 x보다 작고 약 0.2 이하이다. 본 개시내용에서, "M" 화합물" 또는 "M계(M based) 화합물"은 화합물의 대부분이 M이라는 것을 의미한다.
제1 반도체층들(120)과 제2 반도체층들(125)은 기판(10) 위에 에피택셜적으로 형성된다. 제1 반도체층들(120)의 두께는 제2 반도체층들(125)의 두께보다 크거나 같을 수 있으며, 일부 실시예들에서 약 5 nm 내지 약 60 nm의 범위에 있고, 다른 실시예들에서 약 10 nm 내지 약 30 nm의 범위에 있다. 제2 반도체층들(125)의 두께는 일부 실시예들에서 약 5 nm 내지 약 60 nm의 범위에 있고, 다른 실시예들에서 약 10 nm 내지 약 30 nm의 범위에 있다. 제1 반도체층들(120)의 두께는 제2 반도체층들(125)의 두께와 동일하거나 상이할 수 있다. 도 9a 및 도 9b에는 4 개의 제1 반도체층(20) 및 4 개의 제2 반도체층(125)이 도시되어 있지만, 그 수는 4 개로 제한되지 않으며, 1 개, 2 개, 3 개 또는 4 개 초과일 수 있고, 20 미만이다. 일부 실시예들에서, 제1 반도체층들(120)의 수는 제2 반도체층들(125)의 수보다 1 개 더 많다(즉, 상부층이 제1 반도체층이다).
적층된 반도체층들이 형성된 후에, 도 9a 및 도 9b에 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작을 사용하여 핀 구조체들(20A)이 형성된다. 핀 구조체들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조체들은, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 스페이서들이 패터닝된 희생층과 나란히 형성된다. 희생층은 이어서 제거되고, 남아 있는 스페이서들은 이어서 핀 구조체들을 패터닝하는 데 사용될 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 핀 구조체들(20A)은 X 방향으로 연장되고 Y 방향으로 배열된다. 핀 구조체들(20A)의 수는 2 개로 제한되지 않고, 겨우 1 개 및 3 개 또는 그 이상일 수 있다. 일부 실시예들에서, 하나 이상의 더미 핀 구조체가 패터닝 동작들에서 패턴 충실도를 개선시키기 위해 핀 구조체들(20A)의 양측에 형성된다. 핀 구조체들(20A)은 적층된 반도체층들로 구성되는 상부 부분들을 갖는다. Y 방향을 따른 핀 구조체(20A)의 상부 부분의 폭은 일부 실시예들에서 약 10 nm 내지 약 40 nm의 범위에 있고, 다른 실시예들에서 약 20 nm 내지 약 30 nm의 범위에 있다.
핀 구조체들(20A)이 형성된 후에, 핀 구조체들이 절연층에 완전히 매립되도록 하나 이상의 절연 재료층을 포함한 절연 재료층이 기판 위에 형성된다. 절연층을 위한 절연 재료는 LPCVD(low pressure chemical vapor deposition), 플라스마 강화 CVD(PECVD) 또는 유동성 CVD에 의해 형성되는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, SiCN, 불소 도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 재료를 포함할 수 있다. 절연층의 형성 이후에 어닐링(anneal) 동작이 수행될 수 있다. 이어서, 최상부 제2 반도체층(125)의 상면이 절연 재료층으로부터 노출되도록, 화학적 기계적 폴리싱(CMP) 방법 및/또는 에치백 방법과 같은, 평탄화 동작이 수행된다. 일부 실시예들에서, 절연 재료층을 형성하기 전에 하나 이상의 핀 라이너층이 핀 구조체들 위에 형성된다. 일부 실시예들에서, 핀 라이너층들은 기판(10) 및 핀 구조체들(11)의 하부 부분의 측벽들 위에 형성되는 제1 핀 라이너층, 및 제1 핀 라이너층 상에 형성되는 제2 핀 라이너층을 포함한다. 핀 라이너층들은 실리콘 질화물 또는 실리콘 질화물계 재료(예를 들면, SiON, SiCN 또는 SiOCN)로 제조된다. 핀 라이너층들은 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), 또는 원자 층 퇴적(ALD)과 같은 하나 이상의 프로세스를 통해 퇴적될 수 있지만, 임의의 허용 가능한 프로세스가 활용될 수 있다.
이어서, 도 9b에 도시된 바와 같이, 핀 구조체들(20A)의 상부 부분들이 노출되도록 격리 절연층(30)을 형성하기 위해 절연 재료층이 리세싱된다. 이러한 동작으로, 핀 구조체들(20A)은 얕은 트렌치 격리부(shallow trench isolation, STI)라고도 하는 격리 절연층(30)에 의해 서로 분리된다. 격리 절연층(30)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG)와 같은 적합한 유전체 재료들; 탄소 도핑 산화물들과 같은 로우-k 유전체들; 다공성 탄소 도핑된 실리콘 이산화물과 같은 극 로우-k(extremely low-k) 유전체들; 폴리이미드와 같은 중합체; 이들의 조합들 등으로 제조될 수 있다. 일부 실시예들에서, 격리 절연층(30)은 CVD, 유동성 CVD(FCVD), 또는 스핀 온 글라스 프로세스와 같은 프로세스를 통해 형성되지만, 임의의 허용 가능한 프로세스가 활용될 수 있다.
분리 절연층(30)이 형성된 후에, 도 10a 및 도 10b에 도시된 바와 같이, 희생(더미) 게이트 구조체(40)가 형성된다. 도 10a 및 도 10b는 희생 게이트 구조체(40)가 노출된 핀 구조체들 위에 형성된 후의 구조를 예시한다. 희생 게이트 구조체(40)는 채널 영역이 될 핀 구조체들의 일 부분 위에 형성된다. 희생 게이트 구조체(40)는 GAA FET의 채널 영역을 규정한다. 희생 게이트 구조체(40)는 희생 게이트 유전체층(42) 및 희생 게이트 전극층(44)을 포함한다. 희생 게이트 유전체층(42)은, 실리콘 산화물계 재료와 같은, 절연 재료의 하나 이상의 층을 포함한다. 일 실시예에서, CVD에 의해 형성되는 실리콘 산화물이 사용된다. 희생 게이트 유전체층(42)의 두께는 일부 실시예들에서 약 1 nm 내지 약 5 nm의 범위에 있다.
희생 게이트 구조체(40)는 핀 구조체들 위에 희생 게이트 유전체층(42)을 먼저 블랭킷 퇴적시키는 것에 의해 형성된다. 핀 구조체들이 희생 게이트 전극층에 완전히 매립되도록, 희생 게이트 전극층이 이어서 희생 게이트 유전체층 상에 그리고 핀 구조체들 위에 블랭킷 퇴적된다. 희생 게이트 전극층은, 다결정 실리콘 또는 비정질 실리콘과 같은, 실리콘을 포함한다. 일부 실시예들에서 희생 게이트 전극층의 두께는 약 100 nm 내지 약 200 nm의 범위에 있다. 일부 실시예들에서, 희생 게이트 전극층은 평탄화 동작을 거친다. 희생 게이트 유전체층 및 희생 게이트 전극층은, LPCVD 및 PECVD를 포함한 CVD, PVD, ALD, 또는 다른 적합한 프로세스를 사용하여 퇴적된다. 후속적으로, 마스크층이 희생 게이트 전극층 위에 형성된다. 마스크층은 패드 실리콘 질화물층(47) 및 실리콘 산화물 마스크층(48)을 포함한다.
다음으로, 도 10a 및 도 10b에 도시된 바와 같이, 마스크층에 대해 패터닝 동작이 수행되고 희생 게이트 전극층이 희생 게이트 구조체(40)로 패터닝된다. 희생 게이트 구조체는 희생 게이트 유전체층(42), 희생 게이트 전극층(44)(예를 들면, 폴리실리콘), 패드 실리콘 질화물층(47) 및 실리콘 산화물 마스크층(48)을 포함한다. 희생 게이트 구조체를 패터닝하는 것에 의해, 도 10a 및 도 10b에 도시된 바와 같이, 제1 반도체층과 제2 반도체층의 적층된 층들이 희생 게이트 구조체의 대향 측면들에서 부분적으로 노출되고, 이에 의해 소스/드레인 영역들을 규정한다. 본 개시내용에서, 소스와 드레인은 상호 교환 가능하게 사용되며 이들의 구조들은 실질적으로 동일하다. 도 10a 및 도 10b에서, 하나의 희생 게이트 구조체가 2 개의 핀 구조체 위에 형성되지만, 희생 게이트 구조체들의 수는 1 개로 제한되지 않는다. 일부 실시예들에서 2 개 이상의 희생 게이트 구조체가 X 방향으로 배열된다. 특정 실시예들에서, 패턴 충실도를 개선시키기 위해 하나 이상의 더미 희생 게이트 구조체가 희생 게이트 구조체들의 양측에 형성된다.
게다가, 도 10a 및 도 10b에 도시된 바와 같이, 측벽 스페이서들을 위한 제1 커버층(46L)이 희생 게이트 구조체(40) 위에 형성된다. 제1 커버층(46L)은 희생 게이트 구조체의, 측벽들과 같은, 수직 표면들, 수평 표면들, 및 상부에서, 제각기, 실질적으로 동일한 두께들을 갖게 형성되도록 컨포멀 방식으로 퇴적된다. 일부 실시예들에서, 제1 커버층(46L)은 약 5 nm 내지 약 20 nm의 범위에 있는 두께를 갖는다. 제1 커버층(46L)은 실리콘 질화물, SiON, SiCN, SiCO, SiOCN 또는 임의의 다른 적합한 유전체 재료 중 하나 이상을 포함한다. 커버층(46L)은 ALD 또는 CVD, 또는 임의의 다른 적합한 방법에 의해 형성될 수 있다. 이어서, 희생 게이트 구조체(40)의 측면들 상에 측벽 스페이서들(46)로서 제1 커버층(도 11a 참조)을 남겨두면서, 소스/드레인 영역 상에 배치된 제1 커버층(46L)을 제거하기 위해 제1 커버층(46L)이 이방성으로 에칭된다.
이어서, 도 11a에 도시된 바와 같이, 제1 반도체층들(120)과 제2 반도체층들(125)의 적층형 구조체는, 하나 이상의 리소그래피 및 에칭 동작을 사용하여, 소스/드레인 영역에서 에치 다운되고, 이에 의해 소스/드레인 공간(21)을 형성한다. 일부 실시예들에서, 기판(10)(또는 핀 구조체들(11)의 하부 부분)이 또한 부분적으로 에칭된다. 일부 실시예들에서, n형 FET와 p형 FET가 별도로 제조되며, 그러한 경우에, 한 유형의 FET에 대한 영역이 처리되고, 다른 유형의 FET에 대한 영역이, 실리콘 질화물과 같은, 보호층에 의해 커버된다. 일부 실시예들에서, 도 11a에 도시된 바와 같이, 리세싱된 핀 구조체는 U자 형상을 갖는다. 다른 실시예들에서, 리세싱된 핀 구조체는 실리콘 결정의 (111) 패싯들을 보여주는 V자 형상을 갖는다. 다른 실시예들에서, 리세스는 역 사다리꼴 형상 또는 직사각형 형상을 갖는다. 일부 실시예들에서, 리세스는 이방성일 수 있는 건식 에칭 프로세스에 의해 형성된다. BF2, Cl2, CH3F, CH4, HBr, O2, Ar, 다른 에천트 가스를 포함한 프로세스 가스 혼합물을 사용하여 이방성 에칭 프로세스가 수행될 수 있다. 일부 실시예들에서, 플라스마는 처리 챔버에 연결된 별도의 플라스마 생성 챔버에서 생성되는 원격 플라스마이다.
게다가, 도 11b에 도시된 바와 같이, 제1 반도체층들(120)이 소스/드레인 공간(21) 내에서 X 방향으로 횡방향으로 에칭되고, 이에 의해 캐비티들(22)을 형성한다. 제1 반도체층들(120)이 SiGe이고 제2 반도체층들(125)이 Si일 때, 제1 반도체층들(120)은, H2O2, CH3COOH 및 HF의 혼합 용액과 같은, 그러나 이에 제한되지는 않는, 습식 에천트를 사용하여 선택적으로 에칭될 수 있고 이어서 H2O 세정될 수 있다. 일부 실시예들에서, 혼합 용액에 의한 에칭 및 물로 세정하는 것을 10 내지 20 회 반복된다. 혼합 용액에 의한 에칭 시간은 일부 실시예들에서 약 1 분 내지 약 2 분의 범위에 있다. 혼합 용액은 일부 실시예들에서 약 60 ℃ 내지 약 90 ℃의 범위에 있는 온도에서 사용된다. 일부 실시예들에서, 다른 에천트들이 사용된다.
다음으로, 도 12a에 도시된 바와 같이, 제1 반도체층들(120)의 에칭된 횡방향 단부들 상에 그리고 소스/드레인 공간(21) 내의 제2 반도체층들(125)의 단부면들 상에 그리고 희생 게이트 구조체(40) 위에 제1 절연층(130)이 컨포멀하게 형성된다. 제1 절연층(130)은 실리콘 질화물 및 실리콘 산화물, SiON, SiOC, SiCN 및 SiOCN 중 하나, 또는 임의의 다른 적합한 유전체 재료를 포함한다. 제1 절연층(130)은 측벽 스페이서들(제1 커버층)(46)과 상이한 재료로 제조된다. 제1 절연층(30)은 일부 실시예들에서 약 1.0 nm 내지 약 10.0 nm의 범위에 있는 두께를 갖는다. 다른 실시예들에서, 제1 절연층(130)은 약 2.0 nm 내지 약 5.0 nm의 범위에 있는 두께를 갖는다. 제1 절연층(130)은 ALD 또는 임의의 다른 적합한 방법들에 의해 형성될 수 있다. 제1 절연층(130)을 컨포멀하게 형성하는 것에 의해, 캐비티들(22)이 제1 절연층(130)으로 완전히 충전된다.
제1 절연층(130)이 형성된 후에, 도 12b에 도시된 바와 같이, 제1 절연층(130)을 부분적으로 제거하고, 이에 의해 내부 스페이서들(135)을 형성하기 위해 에칭 동작이 수행된다. 일부 실시예들에서, 내부 스페이서들(135)의 단부면은 제2 반도체층들(125)의 단부면보다 더 많이 리세싱된다. 리세싱된 양은 약 0.2 nm 내지 약 3 nm의 범위에 있고, 다른 실시예들에서 약 0.5 nm 내지 약 2 nm의 범위에 있다. 다른 실시예들에서, 리세싱된 양은 0.5 nm 미만이고 0과 동일할 수 있다(즉, 내부 스페이서(135)의 단부면과 제2 반도체층들(125)의 단부면은 서로 동일한 높이(flush)이다).
후속적으로, 도 13a에 도시된 바와 같이, 하나 이상의 소스/드레인 에피택셜층(60)이 소스/드레인 공간(21)의 바닥에서 리세싱된 핀 구조체(11) 상에 형성된다. 일부 실시예들에서, 소스/드레인 에피택셜층(60)은 도핑되지 않은 Si 또는 도핑되지 않은 SiGe, 도핑된 Si, 도핑된 SiGe 또는 도핑된 Ge를 포함한다. 일부 실시예들에서, 도펀트는 C, P, As, B, 및/또는 In이다.
이어서, 도 13b에 도시된 바와 같이, 에칭 정지층(52)이 형성된다. 에칭 정지층(52)은 실리콘 질화물 및 실리콘 산화물, SiON, SiOC, SiCN 및 SiOCN 중 하나, 또는 임의의 다른 적합한 유전체 재료를 포함한다. 에칭 정지층(52)은 측벽 스페이서들(제1 커버층)(46)과 상이한 재료로 제조된다. 에칭 정지층(52)은 ALD 또는 임의의 다른 적합한 방법들에 의해 형성될 수 있다. 다음으로, 제1 층간 유전체(ILD)층(50)이 에칭 정지층(52) 위에 형성된다. ILD층(50)을 위한 재료들은, 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물들을 포함한다. 중합체들과 같은, 유기 재료들이 ILD층(50)에 사용될 수 있다.
ILD층(50)이 형성된 후에, 도 14a에 도시된 바와 같이, 희생 게이트 전극층(44)의 상단 부분이 노출되도록, CMP와 같은, 평탄화 동작이 수행된다. 이어서, 희생 게이트 전극층(44) 및 희생 게이트 유전체층(42)이 제거된다. ILD층(50)은 희생 게이트 구조체들의 제거 동안 소스/드레인 에피택셜층들(60)을 보호한다. 희생 게이트 구조체들은 플라스마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극층(44)이 폴리실리콘이고 ILD층(50)이 실리콘 산화물일 때, 희생 게이트 전극층(44)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 희생 게이트 유전체층(42)은 그 후에 플라스마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
희생 게이트 구조체들이 제거된 후에, 도 14b에 도시된 바와 같이, 제1 반도체층들(120)이 제거되고, 이에 의해 제2 반도체층들(125)의 와이어들 또는 시트들(채널 영역들)을 형성한다. 제1 반도체층들(120)은, 위에서 설명된 바와 같이, 제2 반도체층들(125)에 대하여 제1 반도체층들(120)을 선택적으로 에칭할 수 있는 에천트를 사용하여 제거되거나 에칭될 수 있다. 제1 절연층들(내부 스페이서들)(135)이 형성되어 있으므로, 제1 반도체층들(120)의 에칭은 제1 절연층(135)에서 정지된다. 환언하면, 제1 절연층(135)은 제1 반도체층들(120)의 에칭에 대한 에칭 정지층으로서 기능한다.
제2 반도체층들(125)의 반도체 와이어들 또는 시트들(채널 영역들)이 형성된 후에, 도 15a에 도시된 바와 같이, 게이트 유전체층(82)이 채널 영역들 각각 주위에 형성된다. 일부 실시예들에서, 게이트 유전체층(82)은, 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합들과 같은, 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료들, 및/또는 이들의 조합들을 포함한다. 일부 실시예들에서, 게이트 유전체층(82)은 채널층들과 유전체 재료 사이에 형성되는 계면층(도시되지 않음)을 포함한다. 게이트 유전체층(82)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체층(82)은 각각의 채널층들 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해 ALD와 같은 고도의 컨포멀 퇴적 프로세스를 사용하여 형성된다. 게이트 유전체층(82)의 두께는 일 실시예에서 약 1 nm 내지 약 6 nm의 범위에 있다.
일부 실시예들에서, 도 15a에 도시된 바와 같이 하나 이상의 일함수 조정층(80W)이 게이트 유전체층(82) 위에 형성된다. 일함수 조정층들(80W)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이러한 재료들 중 2 개 이상의 재료의 다중층과 같은 전도성 재료로 제조된다. 일부 실시예들에서, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 p-채널 FET에 대한 일함수 조정층으로서 사용된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스들에 의해 형성될 수 있다. 게다가, 상이한 금속층들을 사용할 수 있는 n-채널 FET와 p-채널 FET에 대해 별도로 일함수 조정층이 형성될 수 있다.
이어서, 도 15b에 도시된 바와 같이, 도 1a 내지 도 3g의 제1 전도성층, 제2 전도성층 및 제3 전도성층 중 하나에 대응하는 캡 금속층(87)이 위에서 설명된 바와 같이 형성된다. 캡 금속층(87)은 W, Ta, Sn, Nb, Ru, Co 또는 Mo를 포함한다. 일부 실시예들에서, 캡 금속층(87)은 금속 할로겐화물(염화물) 가스들(예를 들면, TaCl5, SnCl4, NbCl5 또는 MoCl4)을 사용하여 ALD 프로세스에 의해 형성된다. 일부 실시예들에서, 캡 금속층(87)은 무불소 금속, 예를 들어, 소스 가스인 WCl5에 의해 형성되는 무불소 W를 포함한다. 일부 실시예들에서, 제1 전도성층, 제2 전도성층 및 제3 전도성층 중 하나와 유사한 제2 캡 금속층이 캡 금속층 위에 형성된다.
게다가, 도 16a에 도시된 바와 같이, 게이트 캡 절연층(90)이 캡 금속층(87) 위에 형성된다. 일부 실시예들에서, 게이트 캡 절연층(90)은 실리콘 질화물, SiON 및/또는 SiOCN 또는 임의의 다른 적합한 재료를 포함한다.
후속적으로, 건식 에칭을 사용하여 ILD층(50) 및 에칭 정지층(52)에 콘택트 홀들이 형성되고, 이에 의해 소스/드레인 에피택셜층(60)의 상부 부분을 노출시킨다. 일부 실시예들에서, 실리사이드층이 소스/드레인 에피택셜층(60) 위에 형성된다. 실리사이드층은 WSi, CoSi, NiSi, TiSi, MoSi 및 TaSi 중 하나 이상을 포함한다. 이어서, 도 16b에 도시된 바와 같이, 전도성 콘택트층(72)이 콘택트 홀들에 형성한다. 전도성 콘택트층(72)은 Co, Ni, W, Ti, Ta, Cu, Al, TiN 및 TaN 중 하나 이상을 포함한다.
GAA FET들이 콘택트들/비아들, 인터커넥트 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 프로세스들을 거친다는 것이 이해된다.
도 17a 내지 도 17h는 본 개시내용의 일 실시예에 따른 FET 디바이스를 위한 다마신 프로세스의 다양한 스테이지들을 도시한다. 도 17a 내지 도 17h에 의해 도시된 프로세스들 이전, 동안, 및 이후에 추가적인 동작들이 제공될 수 있고, 방법의 추가적인 실시예들에 대해, 아래에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것이 이해된다. 동작들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 17a 내지 도 17h에 의해 도시된 프로세스는 단일 다마신 프로세스와 실질적으로 동일하다. 도 17a에 도시된 바와 같이, 제1 ILD층(50)이 기판(10) 위에 형성되고, 하부 전도성층(160)이 제1 ILD층(50) 위에 형성된다. 게다가, 제2 ILD층(170)이 하부 전도성층(160) 위에 형성된다. 일부 실시예들에서, 하부 전도성층(160)은 배선 패턴이다. 이어서, 일부 실시예들에서, 레지스트층, 예를 들어, 포토 레지스트층(150)이 도 17b에 도시된 바와 같이 제2 ILD층(170) 위에 형성되고, 이어서 리소그래피 동작을 사용하여, 레지스트층이 위에서 설명된 바와 같은 개구부(49A)에 대응하는 구멍들 또는 개구부들을 갖는 레지스트 패턴(152)으로 패터닝된다. 이어서, 도 17d에 도시된 바와 같이 제2 ILD층(170)에 구멍들을 형성하기 위해 플라스마 에칭을 사용하여 제2 ILD층(170)이 패터닝된다. 이어서, 도 17e에 도시된 바와 같이 레지스트 패턴(152)이 제거된다.
이어서, 위에서 설명된 바와 같은 제1 전도성층, 제2 전도성층 및 제3 전도성층 중 하나 이상에 대응하는 하나 이상의 전도성층(180)이 구멍들에 형성된다. 일부 실시예들에서, 전도성층(180)은, 예를 들어, Ti, TiN, Ta 및/또는 TaN으로 제조된 장벽층을 포함한다. 전도성층(180)은 장벽층 위에 형성되는, 예를 들어, Cu 또는 Cu 합금으로 제조되는 시드층을 더 포함한다. 이러한 층들은 도 1a 내지 도 3g와 관련하여 설명된 프로세스들 중 하나에 의해 형성된다.
이어서, 도 17g에 도시된 바와 같이 비아 콘택트를 위한 블랭킷층(190L)이 형성되고, 블랭킷 전도성층의 과잉 부분들을 제거하고, 이에 의해 도 17h에 도시된 바와 같이 비아 콘택트(190)를 형성하기 위해, CMP 프로세스와 같은, 하나 이상의 평탄화 동작이 수행된다. 일부 실시예들에서, 비아 콘택트(190)는 W, Ti, Ta, Co, Ni, Mo, Ru, Cu, Al 또는 이들의 합금 중 하나 이상을 포함한다.
본 명세서에서 설명되는 다양한 실시예들 또는 예들은 기존의 기술에 비해 여러 장점들을 제공한다. 본 개시내용의 실시예들에서, 하나 이상의 캡 전도성층이 개구부의 상부 표면 및 내부 벽 상에 형성되지 않고 유전체층에 의해 형성되는 개구부에서 하부 전도성층 상에 선택적으로 형성된다. 전도성 재료들의 그러한 하부 전용 퇴적은 프로세스 유연성을 개선시키고 전도성층에서의 보이드(void) 또는 심(seam)의 형성을 억제한다.
모든 장점들이 본 명세서에서 반드시 논의된 것은 아니며, 모든 실시예들 또는 예들에 대해 특정 장점이 요구되지 않고, 다른 실시예들 또는 예들이 상이한 장점들을 제공할 수 있음이 이해될 것이다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 유전체층에서 하부 전도성층 위에 개구부가 형성되고, 유전체층의 적어도 상부 표면 상에 제1 전도성층을 형성하지 않고 개구부에서 하부 전도성층 위에 제1 전도성층이 형성되며, 유전체층의 적어도 상부 표면 상에 제2 전도성층을 형성하지 않고 개구부에서 제1 전도성층 위에 제2 전도성층이 형성되고, 개구부에서 제2 전도성층 위에 상부층이 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 상부층은 제2 전도성층에 의해 제1 전도성층으로부터 분리된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 전도성층은 금속 염화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 전도성층은 1 ppm 내지 100 ppm의 양으로 염소를 함유하고 불소가 없다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제2 전도성층은 금속 불화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제2 전도성층은 1 ppm 내지 100 ppm의 양으로 불소를 함유한다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 전도성층은 제2 전도성층과 동일한 재료로 제조된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 상부층은 절연 재료로 제조된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 유전체층에서 하부 전도성층 위에 개구부가 형성되고, 개구부에서 하부 전도성층 위에, 개구부의 측벽 및 유전체층의 상부 표면 상에 블랭킷층이 형성되며, 개구부의 측벽 및 유전체층의 상부 표면 상에 형성된 블랭킷층의 일부가 제거되고, 이에 의해 하부 전도성층 상에 제1 전도성층을 형성하며, 유전체층의 적어도 상부 표면 상에 제2 전도성층을 형성하지 않고 개구부에서 제1 전도성층 위에 제2 전도성층이 형성되고, 개구부에서 제2 전도성층 위에 상부층이 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 개구부의 측벽 및 유전체층의 상부 표면 상에 형성된 블랭킷층의 일부는 다음과 같이 제거된다. 개구부의 측벽 상에 형성된 블랭킷층의 제1 부분이 제거되고, 개구부에 그리고 유전체층의 상부 표면 상에 형성된 블랭킷층의 제2 부분 위에 보호층이 형성되며, 하부 전도성층 상에 형성된 블랭킷층의 제3 부분은 보호층에 의해 커버되면서 블랭킷층의 제2 부분은 노출되도록 보호층이 리세싱되고, 블랭킷층의 제2 부분이 제거되며, 블랭킷층의 제3 부분을 커버하는 보호층이 제거된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 부분은 방향성 에칭 프로세스를 사용하여 제거된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 부분은 습식 에칭 프로세스에 의해 제거된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제2 전도성층은 금속 염화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제2 전도성층은 금속 불화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 유전체층의 적어도 상부 표면 상에 제3 전도성층을 형성하지 않고 하부 전도성층과 제1 전도성층 사이에 제3 전도성층이 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제3 전도성층은 금속 염화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 희생 게이트 전극을 제거하는 것에 의해 유전체층에 게이트 공간이 형성되고, 게이트 공간에 게이트 유전체층이 형성되며, 게이트 공간을 완전히 충전하도록 게이트 유전체층 상에 전도성층들이 형성되고, 게이트 유전체층 및 전도성층들이 리세싱된 전도성층들을 형성하도록 리세싱되며, 유전체층의 상부 표면 상에 제1 캡 금속층을 형성하지 않고 게이트 공간에서 리세싱된 전도성층들 상에 제1 캡 금속층이 형성되고, 게이트 공간에서 제1 캡 금속층 위에 캡 절연층이 형성된다. 캡 절연층은 제1 캡 금속층에 의해 리세싱된 전도성층들로부터 분리된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 전도성층들 중 적어도 하나는 U자 형상 단면을 갖고, 제1 캡 금속층은 U자 형상 단면을 갖지 않는다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 전도성층들 중 적어도 하나는 U자 형상 단면을 갖지 않고 TiN 또는 WCN을 포함한다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 캡 금속층은 금속 오염화물을 소스 가스로서 사용하여 원자 층 퇴적에 의해 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 캡 절연층이 형성되기 전에, 유전체층의 상부 표면 상에 제2 캡 금속층을 형성하지 않고 게이트 공간에서 제1 캡 금속층 상에 제2 캡 금속층이 형성된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 기판 위에 배치되는 격리 절연층으로부터 돌출하는 핀 구조체가 형성되고, 핀 구조체 위에 희생 게이트 유전체층이 형성되며, 희생 게이트 유전체층 위에 희생 게이트 전극층이 형성되고, 게이트 측벽 스페이서들이 형성되며, 하나 이상의 유전체층이 형성되고, 희생 게이트 전극층 및 희생 게이트 유전체층을 제거하는 것에 의해 게이트 공간이 형성되며, 게이트 공간이 형성된 후에, 게이트 측벽 스페이서들이 리세싱되고, 게이트 공간에 게이트 유전체층이 형성되며, 게이트 공간을 완전히 충전하도록 게이트 유전체층 상에 전도성층들이 형성되고, 리세싱된 전도성층들을 형성하도록 게이트 유전체층 및 전도성층들이 리세싱되며, 게이트 측벽 스페이서들의 상부 표면 및 하나 이상의 유전체층의 상면들 상에 제1 캡 금속층을 형성하지 않고 게이트 공간에서 리세싱된 전도성층들 상에 제1 캡 금속층이 형성되고, 게이트 공간에서 제1 캡 금속층 위에 캡 절연층이 형성된다. 캡 절연층은 제1 캡 금속층에 의해 리세싱된 전도성층들로부터 분리된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 하나 이상의 유전체층은 게이트 측벽 스페이서들의 측면들 상에 컨포멀하게 형성되는 에칭 정지층 및 에칭 정지층 상에 형성되는 층간 유전체(ILD)층을 포함한다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, ILD층은 실리콘 산화물층 및 실리콘 질화물층을 포함하고, 이들 양쪽 모두는 에칭 정지층과 접촉한다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 에칭 정지층은 실리콘 질화물을 포함한다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 게이트 유전체층은 리세싱된 게이트 측벽 스페이서들의 상부에 형성되고 에칭 정지층과 접촉한다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 캡 금속층은 금속 염화물 가스를 사용하여 퇴적 방법에 의해 형성되는 W, Ta, Sn, Nb 또는 Mo 중 하나이다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 캡 절연층이 형성되기 전에, 게이트 측벽 스페이서들의 상부 표면 및 하나 이상의 유전체층의 상면들 상에 제2 캡 금속층을 형성하지 않고 게이트 공간에서 제1 캡 금속층 상에 제2 캡 금속층이 형성된다. 전술한 실시예들 및 이하의 실시예들 중 하나 이상에서, 제1 캡 금속층은 제2 캡 금속층보다 더 적은 양의 불소를 포함하거나 불소가 없다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시내용의 양태들을 더 잘 이해할 수 있도록 여러 실시예들 또는 예들의 특징들의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들 또는 예들의 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들 및 수정들을 이룰 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법으로서,
유전체층에서 제1 전도성층 위에 개구부를 형성하는 단계;
상기 개구부에서 상기 제1 전도성층 위에 제2 전도성층을, 상기 유전체층의 적어도 상부 표면 상에 상기 제2 전도성층을 형성하지 않고 형성하는 단계;
상기 개구부에서 상기 제2 전도성층 위에 제3 전도성층을, 상기 유전체층의 적어도 상기 상부 표면 상에 상기 제3 전도성층을 형성하지 않고 형성하는 단계; 및
상기 개구부에서 상기 제3 전도성층 위에 상부층을 형성하는 단계
를 포함하고,
상기 상부층은 상기 제3 전도성층에 의해 상기 제2 전도성층으로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제2 전도성층은, 금속 염화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성되는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 제2 전도성층은, 1 ppm 내지 100 ppm의 양으로 염소를 함유하고 불소가 없는 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 제3 전도성층은, 금속 불화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성되는 것인, 방법.
실시예 5. 실시예 4에 있어서, 상기 제3 전도성층은, 1 ppm 내지 100 ppm의 양으로 불소를 함유하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제2 전도성층은, 상기 제3 전도성층과 동일한 재료로 제조되는 것인, 방법.
실시예 7. 실시예 6에 있어서, 상기 상부층은 절연 재료로 제조되는 것인, 방법.
실시예 8. 반도체 디바이스를 제조하는 방법으로서,
유전체층에서 제1 전도성층 위에 개구부를 형성하는 단계;
상기 개구부에서 상기 제1 전도성층 위에, 상기 개구부의 측벽 및 상기 유전체층의 상부 표면 상에 블랭킷층을 형성하는 단계;
상기 개구부의 측벽 및 상기 유전체층의 상부 표면 상에 형성된 상기 블랭킷층의 일부를 제거하고, 이에 의해 상기 제1 전도성층 상에 제2 전도성층을 형성하는 단계;
상기 개구부에서 상기 제2 전도성층 위에 제3 전도성층을, 상기 유전체층의 적어도 상기 상부 표면 상에 상기 제3 전도성층을 형성하지 않고 형성하는 단계; 및
상기 개구부에서 상기 제3 전도성층 위에 상부층을 형성하는 단계
를 포함하고,
상기 상부층은 상기 제3 전도성층에 의해 상기 제2 전도성층으로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 개구부의 측벽 및 상기 유전체층의 상부 표면 상에 형성된 상기 블랭킷층의 일부는,
상기 개구부의 측벽 상에 형성된 상기 블랭킷층의 제1 부분을 제거하는 것;
상기 개구부에 그리고 상기 유전체층의 상부 표면 상에 형성된 상기 블랭킷층의 제2 부분 위에 보호층을 형성하는 것;
상기 제1 전도성층 상에 형성된 상기 블랭킷층의 제3 부분이 상기 보호층에 의해 커버되면서 상기 블랭킷층의 제2 부분은 노출되도록 상기 보호층을 리세싱하는 것;
상기 블랭킷층의 제2 부분을 제거하는 것; 및
상기 블랭킷층의 제3 부분을 커버하는 상기 보호층을 제거하는 것
에 의해 제거되는 것인, 방법.
실시예 10. 실시예 9에 있어서, 상기 제1 부분은, 방향성 에칭 프로세스를 사용함으로써 제거되는 것인, 방법.
실시예 11. 실시예 9에 있어서, 상기 제1 부분은, 습식 에칭 프로세스에 의해 제거되는 것인, 방법.
실시예 12. 실시예 9에 있어서, 상기 제3 전도성층은, 금속 염화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성되는 것인, 방법.
실시예 13. 실시예 9에 있어서, 상기 제3 전도성층은, 금속 불화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성되는 것인, 방법.
실시예 14. 실시예 9에 있어서, 상기 제1 전도성층과 상기 제2 전도성층 사이에 제4 전도성층을, 상기 유전체층의 적어도 상기 상부 표면 상에 상기 제4 전도성층을 형성하지 않고 형성하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 14에 있어서, 상기 제4 전도성층은, 금속 염화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성되는 것인, 방법.
실시예 16. 반도체 디바이스를 제조하는 방법으로서,
희생 게이트 전극을 제거함으로써 유전체층에 게이트 공간을 형성하는 단계;
상기 게이트 공간에 게이트 유전체층을 형성하는 단계;
상기 게이트 공간을 완전히 충전하도록 상기 게이트 유전체층 상에 전도성층들을 형성하는 단계;
리세싱된 전도성층들을 형성하도록 상기 게이트 유전체층 및 상기 전도성층들을 리세싱하는 단계;
상기 게이트 공간에서 상기 리세싱된 전도성층들 상에 제1 캡 금속층(cap metal layer)을, 상기 유전체층의 상부 표면 상에 상기 제1 캡 금속층을 형성하지 않고 형성하는 단계; 및
상기 게이트 공간에서 상기 제1 캡 금속층 위에 캡 절연층을 형성하는 단계
를 포함하고,
상기 캡 절연층은 상기 제1 캡 금속층에 의해 상기 리세싱된 전도성층들로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 16에 있어서,
상기 전도성층들 중 적어도 하나는 U자 형상 단면을 갖고,
상기 제1 캡 금속층은 U자 형상 단면을 갖지 않는 것인, 방법.
실시예 18. 실시예 16에 있어서, 상기 전도성층들 중 적어도 하나는, U자 형상 단면을 갖지 않고 TiN 또는 WCN을 포함하는 것인, 방법.
실시예 19. 실시예 16에 있어서, 상기 제1 캡 금속층은, 금속 오염화물(metal penta-chloride)을 소스 가스로서 사용하여 원자 층 퇴적에 의해 형성되는 것인, 방법.
실시예 20. 실시예 19에 있어서, 상기 캡 절연층이 형성되기 전에, 상기 게이트 공간에서 상기 제1 캡 금속층 상에 제2 캡 금속층을, 상기 유전체층의 상부 표면 상에 상기 제2 캡 금속층을 형성하지 않고 형성하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    유전체층에서 제1 전도성층 위에 개구부를 형성하는 단계;
    상기 개구부에서 상기 제1 전도성층 위에 제2 전도성층을, 상기 유전체층의 적어도 상부 표면 상에 상기 제2 전도성층을 형성하지 않고 형성하는 단계;
    상기 개구부에서 상기 제2 전도성층 위에 제3 전도성층을, 상기 유전체층의 적어도 상기 상부 표면 상에 상기 제3 전도성층을 형성하지 않고 형성하는 단계; 및
    상기 개구부에서 상기 제3 전도성층 위에 상부층을 형성하는 단계
    를 포함하고,
    상기 상부층은 상기 제3 전도성층에 의해 상기 제2 전도성층으로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 제2 전도성층은, 금속 염화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성되는 것인, 방법.
  3. 제2항에 있어서, 상기 제2 전도성층은, 1 ppm 내지 100 ppm의 양으로 염소를 함유하고 불소가 없는 것인, 방법.
  4. 제2항에 있어서, 상기 제3 전도성층은, 금속 불화물을 전구체로서 사용하여 원자 층 퇴적 또는 화학적 기상 퇴적에 의해 형성되는 것인, 방법.
  5. 제4항에 있어서, 상기 제3 전도성층은, 1 ppm 내지 100 ppm의 양으로 불소를 함유하는 것인, 방법.
  6. 제1항에 있어서, 상기 제2 전도성층은, 상기 제3 전도성층과 동일한 재료로 제조되는 것인, 방법.
  7. 제6항에 있어서, 상기 상부층은 절연 재료로 제조되는 것인, 방법.
  8. 반도체 디바이스를 제조하는 방법으로서,
    유전체층에서 제1 전도성층 위에 개구부를 형성하는 단계;
    상기 개구부에서 상기 제1 전도성층 위에, 상기 개구부의 측벽 및 상기 유전체층의 상부 표면 상에 블랭킷층을 형성하는 단계;
    상기 개구부의 측벽 및 상기 유전체층의 상부 표면 상에 형성된 상기 블랭킷층의 일부를 제거하고, 이에 의해 상기 제1 전도성층 상에 제2 전도성층을 형성하는 단계;
    상기 개구부에서 상기 제2 전도성층 위에 제3 전도성층을, 상기 유전체층의 적어도 상기 상부 표면 상에 상기 제3 전도성층을 형성하지 않고 형성하는 단계; 및
    상기 개구부에서 상기 제3 전도성층 위에 상부층을 형성하는 단계
    를 포함하고,
    상기 상부층은 상기 제3 전도성층에 의해 상기 제2 전도성층으로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서, 상기 개구부의 측벽 및 상기 유전체층의 상부 표면 상에 형성된 상기 블랭킷층의 일부는,
    상기 개구부의 측벽 상에 형성된 상기 블랭킷층의 제1 부분을 제거하는 것;
    상기 개구부에 그리고 상기 유전체층의 상부 표면 상에 형성된 상기 블랭킷층의 제2 부분 위에 보호층을 형성하는 것;
    상기 제1 전도성층 상에 형성된 상기 블랭킷층의 제3 부분이 상기 보호층에 의해 커버되면서 상기 블랭킷층의 제2 부분은 노출되도록 상기 보호층을 리세싱하는 것;
    상기 블랭킷층의 제2 부분을 제거하는 것; 및
    상기 블랭킷층의 제3 부분을 커버하는 상기 보호층을 제거하는 것
    에 의해 제거되는 것인, 방법.
  10. 반도체 디바이스를 제조하는 방법으로서,
    희생 게이트 전극을 제거함으로써 유전체층에 게이트 공간을 형성하는 단계;
    상기 게이트 공간에 게이트 유전체층을 형성하는 단계;
    상기 게이트 공간을 완전히 충전하도록 상기 게이트 유전체층 상에 전도성층들을 형성하는 단계;
    리세싱된 전도성층들을 형성하도록 상기 게이트 유전체층 및 상기 전도성층들을 리세싱하는 단계;
    상기 게이트 공간에서 상기 리세싱된 전도성층들 상에 제1 캡 금속층(cap metal layer)을, 상기 유전체층의 상부 표면 상에 상기 제1 캡 금속층을 형성하지 않고 형성하는 단계; 및
    상기 게이트 공간에서 상기 제1 캡 금속층 위에 캡 절연층을 형성하는 단계
    를 포함하고,
    상기 캡 절연층은 상기 제1 캡 금속층에 의해 상기 리세싱된 전도성층들로부터 분리되는 것인, 반도체 디바이스를 제조하는 방법.
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