TWI837812B - 半導體裝置、電晶體以及半導體裝置的形成方法 - Google Patents

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Abstract

本發明實施例包含一種奈米結構場效電晶體以及一種形成奈米結構場效電晶體的方法，上述奈米結構場效電晶體具有在閘極替代製程中為了移除蝕刻殘留物而變薄的通道區。在一些實施例中，通道區成為狗骨頭的形狀。在一些實施例中，通道區的末端具有由之前的修整製程造成的垂直突起或角，上述修整製程在設置側壁間隔物之前執行。

Description

半導體裝置、電晶體以及半導體裝置的形成方法
本發明實施例是關於半導體裝置及其形成方法，特別是關於使用氧化製程移除蝕刻殘留物的半導體裝置及其形成方法。
半導體裝置被使用於多種電子應用中，例如個人電腦、行動電話、數位相機，以及其他電子設備。半導體裝置通常藉由循序地在半導體基板(substrate)上沉積(deposit)材料形成多層絕緣層(insulating layer)或介電層(dielectric layer)、導電層(conductive layer)，以及半導體層(semiconductor layer)，並使用微影(lithography)技術將多層材料層圖案化(patterning)以在其上形成電路元件及組件來製造。
半導體行業藉由不斷減小最小特徵尺寸(minimum feature size)，來不斷提高各種電子元件（例如，電晶體、二極體、電阻、電容等）的積體密度（integration density），如此允許更多元件被整合到給定的區域中。然而，隨著最小特徵尺寸減小，會出現其他需要解決的問題。
本發明的一實施例為一種半導體裝置，包含第一奈米結構及位在上述第一奈米結構下的第二奈米結構，上述第二奈米結構在上述第二奈米結構的相對兩端上具有多個垂直突起。上述半導體裝置更包含設置於第一奈米結構以及第二奈米結構上的閘極結構，上述閘極結構在上述第一奈米結構以及上述第二奈米結構之間延伸。上述半導體裝置更包含與閘極結構相鄰的源極/汲極區，上述源極/汲極區接觸第一奈米結構及第二奈米結構。
本發明的另一實施例為一種電晶體，包含：第一奈米結構以及位在上述第一奈米結構下的第二奈米結構，上述第二奈米結構與上述第一奈米結構相隔第一距離。上述電晶體更包含設置於第一奈米結構以及第二奈米結構之上的閘極結構，上述閘極結構的第一部份在上述第一奈米結構以及上述第二奈米結構之間延伸，上述第一部份的高度具有第二距離，上述第二距離大於第一距離。上述電晶體更包含與閘極結構相鄰的源極/汲極區，上述源極/汲極區接觸第一奈米結構及第二奈米結構。
本發明的另一實施例為一種半導體裝置的形成方法，包含：在基板上形成多個第一奈米結構以及多個第二奈米結構，每個上述第一奈米結構與每個上述第二奈米結構交替設置。上述方法更包含在第一奈米結構以及第二奈米結構上形成虛置閘極結構。上述方法更包含執行第一蝕刻製程以移除虛置閘極結構的上部部份，並暴露第一奈米結構。上述方法更包含執行第二蝕刻製程以移除虛置閘極結構下的第一奈米結構，上述第二蝕刻製程在第二奈米結構暴露出的表面上殘留殘留物。上述方法更包含氧化殘留物以形成氧化層。上述方法更包含由第三蝕刻製程移除氧化層。
以下提供多個不同的實施例或範例，以執行所提供的標的的不同特徵。以下描述元件及排列(arrangement)的特定範例以簡化本發明的實施例。這些範例當然僅是範例而不應該是限制。舉例來說，在以下實施方式中的一第一特徵形成在一第二特徵之上可以包含上述第一特徵及上述第二特徵直接接觸(contact)方式形成的實施例，也可以包含額外特徵形成在上述第一特徵及上述第二特徵之間的實施例，在這種情況下上述第一特徵及上述第二特徵並不會直接接觸。此外，本揭露會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。
空間相對關係用語，例如「以下」、「之下」、「低於」、「以上」、「高於」及相似用語在此為了方便形容被用以描述如圖所示的一個元件或特徵與另一個元件或特徵之間的關係。 空間相對關係用語旨在包含使用中或操作中的裝置除了圖中所描述的方向以外的不同方向。裝置可以在別的方向(旋轉90度或在其他方向)且在此使用的空間相對關係用語可以做出相應的解讀。
奈米結構場效電晶體(Nano-field effect transistor(Nano-FET))(例如奈米線(nanowire)FET、奈米片(nanosheet)FET等)可以使用交錯設置的奈米結構層，上述奈米結構層沉積在基板上並被圖案化形成鰭片(fin)結構。閘極形成在鰭片結構上，並且源極/汲極區形成在閘極的任一側上。在閘極下方，一些奈米結構層被選擇性地蝕刻以形成位於源極/汲極區之間的通道。當奈米結構層被選擇性地蝕刻時，蝕刻操作會留下殘留物(residue)，上述殘留物會對通道的性能帶來負面的影響。此外，雖然蝕刻操作對於被移除以釋出通道的材料具有選擇性，但剩餘的通道表面會有粗糙的紋理(texture)，這至少一部份是因為在蝕刻製程中殘餘的殘留物所造成。粗糙的紋理也會對於通道的性能帶來負面的影響，因為粗糙的紋理與閘極功函數層(gate work function layer)相接。舉例來說，殘留物及粗糙的紋理會造成功函數偏移而影響通道移動率(mobility)、介面狀態密度(interface state density)，以及定限電壓波動(threshold voltage fluctuation)。本發明實施例透過在於閘極下方釋出通道後提供移除殘留物並進行平滑化製程，解決上述問題。
此外，在一些實施例中，相似的製程可以在蝕刻與源極/汲極區的開口相鄰的間隔物(spacer)凹槽(recess)時被使用，這在以下將有更詳細的描述。此製程也能夠移除從通道區的尖端(tip)蝕刻間隔物凹槽留下的殘留物，並提供平滑的表面，上述表面與接下來沉積的源極/汲極區對接。本發明的實施例使用氧化(oxidation)製程以氧化剩餘的殘留物以及部份的底層(underlying)通道材料，並在之後執行清除/蝕刻步驟。清除/蝕刻步驟有效的移除殘留物並使通道表面平滑。
第1圖說明本發明實施例之奈米結構FET(Nano-FET)(例如奈米線FET、奈米片FET等)的範例的立體圖。奈米結構FET包含在鰭片66上的奈米結構55(例如奈米片、奈米線等)，鰭片66位在基板50(例如半導體基板)上，其中奈米結構55作為奈米結構FET的通道區。奈米結構55可以包含p型奈米結構、n型奈米結構，或是其組合。隔離區68沉積在相鄰的鰭片66之間，鰭片66可以在相鄰的隔離區68之間以及突出於隔離區68之上。雖然隔離區68被形容/說明為與基板50分開，在此使用的用語「基板」可以單獨指半導體基板 ，或是可以指半導體基板及隔離區的組合。此外，雖然鰭片66的底部部份在此以一個說明，並且與基板50的材料相連，鰭片66的底部部份及/或基板50可以包含單一材料或複數材料。在本文中，鰭片66指在相鄰的隔離區68之間延伸的部份。
閘極介電層(Gate dielectric layer)100位在鰭片66的上表面上，以及奈米結構55的上表面、側壁，以及底面上。閘極電極(electrode)102位在閘極介電層100上。磊晶(epitaxial)源極/汲極區92(例如源極區及/或汲極區) 沉積在鰭片66上，並位在閘極介電層100及閘極電極102的相對兩側上。
第1圖也說明了在後續的圖示中使用的參考截面。參考截面A-A’沿著閘極電極102的縱軸(longitudinal axis)，並呈現例如垂直於奈米結構FET的磊晶源極/汲極區92之間的電流的方向。截面B-B’垂直於截面A-A’並且平行於奈米結構FET的鰭片66的縱軸，並呈現例如奈米結構FET的磊晶源極/汲極區92之間的電流的方向。截面C-C’平行於截面A-A’並且延伸通過奈米結構FET的磊晶源極/汲極區92。後續的圖示為了清楚起見參考這些參考截面。
在此提到的本發明的一些實施例是在奈米結構FET使用後閘極製程(gate-last process)的情境下進行討論。在其他實施例中可以使用先閘極製程(gate-first process)。此外，一些實施例考慮使用平坦化(planar)裝置的實施例，例如平坦化FET，或是使用鰭式場效電晶體(fin field-effect transistors (FinFET)) 的面向。
第2~34C圖為本發明實施例之奈米結構FET在製造中的中間階段的截面圖或透視圖。第2~5、6A、16A、17A、18A、19A、32A、34A圖說明第1圖中的參考截面A-A’。第6B、7B、8B、9B、10B、11、12、13、14B、14C、14D、15B、16B、17B、18B、19B、20、21、22、23A、23B、24、25A、25B、26、27、28、29A、29B、30、31A、31B、32B、33A、33B、34B圖說明第1圖中的參考截面B-B’。第7A、8A、9A、10A、14A、15A、16C、17C、34C圖說明第1圖中的參考截面C-C’。第25C、30C圖說明第二奈米結構54的單獨的(isolated)末端(end)部份在通道平滑化及移除殘留物製程之後的透視圖。第25D、25E、31D、31E圖說明第1圖中的參考水平截面D-D’。
在第2圖中，提供基板50。基板50可以為半導體基板，例如塊狀半導體(bulk semiconductor)基板、絕緣體上半導體(semiconductor-on-insulator (SOI))基板等。半導體基板可以是已摻雜(doped)(例如使用p型或n型摻雜物(dopant)摻雜)或未摻雜。基板50可以為晶圓(wafer)，例如矽(silicon)晶圓。一般而言，SOI基板是在絕緣層上形成的半導體材料層。絕緣層例如可以為內埋氧化物(buried oxide (BOX))層、氧化矽(silicon oxide)層等。絕緣層被提供在基板上，通常為矽或玻璃基板。其他基板也可以被使用，例如多層式基板(multi-layered substrate)或梯度基板(gradient substrate)等。在一些實施例中，基板50的半導體材料可以包含矽；鍺(germanium)；包含碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)，及/或銻化銦(indium antimonide)的半導體化合物；包含矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化銦鎵(gallium indium arsenide)、      磷化銦鎵(gallium indium phosphide)，及/或磷砷化銦鎵(gallium indium arsenide phosphide)的合金(alloy)半導體;或是其組合。
基板50具有n型區50N及p型區50P。n型區50N可以用以形成n型裝置，例如NMOS電晶體，例如n型奈米結構FET。p型區50P可以用以形成p型裝置，例如PMOS電晶體，例如p型奈米結構FET。n型區50N可以物理上與p型區50P分開(如圖所示，由分隔器(divider)20分開)，並且n型區50N及p型區50P之間可以配置任意數量的裝置部件(feature)(例如 其他主動裝置(active device)、摻雜區、隔離結構等)。雖然圖式上只示意一個n型區50N及一個p型區50P，n型區50N及p型區50P可以為任意數量。
繼續參考第2圖，多層堆疊(stack)64形成在基板50上。多層堆疊64包含多層第一半導體層51A~51C(合併稱為第一半導體層51)以及多層第二半導體層53A~53C(合併稱為第二半導體層53)，第一半導體層51A~51C和第二半導體層53A~53C交錯設置。為了在以下更詳細的說明及討論，第二半導體層53將被移除，第一半導體層51將被圖案化以在p型區50P中形成奈米結構FET的通道區。此外，第一半導體層51將被移除，第二半導體層53將被圖案化以在n型區50N中形成奈米結構FET的通道區。然而，在一些實施例中，第一半導體層51可以被移除，第二半導體層53可以被圖案化以在n型區50N中形成奈米結構FET的通道區，並且第二半導體層53可以被移除，第一半導體層51可以被圖案化以在p型區50P中形成奈米結構FET的通道區。
在其他實施例中，第一半導體層51可以被移除，第二半導體層53可以被圖案化以在n型區50N及p型區50P中形成奈米結構FET的通道區。在其他實施例中，第二半導體層53可以被移除，第一半導體層51可以被圖案化以在n型區50N及p型區50P中形成奈米結構FET的通道區。在此類實施例中，在n型區50N及p型區50P中的通道區可以具有相同的材料組成(例如矽或其他半導體材料)並同時形成。舉例而言，第35A、35B、35C、35D、35E圖說明由此類實施例製造的結構，其中在n型區50N及p型區50P中的通道區包含矽。
為了說明的目的，多層堆疊64以第一半導體層51及第二半導體層53都包含三層做說明。在一些實施例中，多層堆疊64可以包含任意數量的第一半導體層51及第二半導體層53。多層堆疊64中的每一層可以使用例如化學氣相沉積(chemical vapor deposition (CVD))、原子層沉積(atomic layer deposition (ALD))、氣相磊晶(vapor phase epitaxy (VPE))、分子束磊晶(molecular beam epitaxy (MBE))等製程磊晶地(epitaxially)生長。在多個實施例中，第一半導體層51可以由適用於p型奈米結構FET的第一半導體材料形成，例如矽鍺等。第二半導體層53可以由適用於n型奈米結構FET的第二半導體材料形成，例如矽、碳化矽(silicon carbon)等。為了說明的目的，多層堆疊64以具有最底層的半導體層說明，上述最底層的半導體層適用於p型奈米結構FET。在一些實施例中，多層堆疊64可以以最底層為適用於n型奈米結構FET的半導體層的方式形成。
第一半導體材料及第二半導體材料可以為對於另一者具有高蝕刻選擇性(high-etch selectivity)的材料。如此一來，具有第一半導體材料的第一半導體層51可以在不會顯著地移除在n型區50N中具有第二半導體材料的第二半導體層53的情況下被移除，因此允許第二半導體層53被圖案化以形成n型奈米結構FET的通道區。同樣地，具有第二半導體材料的第二半導體層53可以在不會顯著地移除在p型區50P中具有第一半導體材料的第一半導體層51的情況下被移除，因此允許第一半導體層51被圖案化以形成p型奈米結構FET的通道區。
參考第3圖，根據本發明的實施例，鰭片66在基板50中形成，奈米結構55在多層堆疊64中形成。在一些實施例中，奈米結構55及鰭片66可以藉由在多層堆疊64及基板50中蝕刻溝槽(trench)，分別在多層堆疊64及基板50中形成。蝕刻可以為任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch (RIE))、中性粒子束蝕刻(neutral beam etch (NBE))等，或是其組合。蝕刻可以是非等向性的(anisotropic)。藉由蝕刻多層堆疊64形成奈米結構55可以進一步從第一半導體層51定義第一奈米結構52A~52C(合併稱為第一奈米結構52)，以及從第二半導體層53定義第二奈米結構54A~54C(合併稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可以合併稱為奈米結構55。
鰭片66及奈米結構55可以使用任何合適的方法圖案化。舉例來說，鰭片66及奈米結構55可以使用包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程的一或多個光學微影(photolithography)製程圖案化。一般來說，雙重圖案化或多重圖案化製程結合光學微影製程及自對準製程(self-aligned process)，以創造具有較小節距(pitch)的圖案，舉例而言，上述圖案所具有的節距比使用單一直接光學微影製程所能夠得到的節距更小。舉例來說，在一實施例中，在基板上形成犧牲層並使用光學微影製程進行圖案化。使用自對準製程在已圖案化的犧牲層旁形成間隔物。之後移除犧牲層，並且可接著使用剩餘的間隔物圖案化鰭片66。
為了說明的目的，第3圖將位在n型區50N及p型區50P中的鰭片66示意為具有大致上相等的寬度。在一些實施例中，n型區50N中的鰭片66的寬度可以大於或小於p型區50P中的鰭片66的寬度。此外，雖然每個鰭片66及奈米結構55以始終具有一致的寬度的方式繪示，在其他實施例中，鰭片66及/或奈米結構55可以具有錐形的(tapered)側壁，使得每個鰭片66及/或奈米結構55的寬度向著基板50的方向連續地增加。在此類實施例中，每個奈米結構55可以具有不同的寬度，並且呈現梯形(trapezoidal)的形狀。
在第4圖中，相鄰於鰭片66形成淺溝槽隔離(shallow trench isolation (STI))區68(隔離區68)。STI區68可以藉由在基板50、鰭片66、奈米結構55上，以及相鄰的鰭片66之間沉積絕緣材料所形成。絕緣材料可以為氧化物(例如氧化矽)、氮化物(nitride)等，或是其組合，並且可以藉由高密度電漿化學氣相沉積(high-density plasma CVD (HDP-CVD))、流動式化學氣相沉積(flowable CVD (FCVD))等，或是其組合形成。也可以使用由任何可接受的製程形成的其他絕緣材料。在說明的實施例中，絕緣材料為由FCVD製程形成的氧化矽。一旦絕緣材料形成完畢，可以執行退火(anneal)製程。在一實施例中，絕緣材料的形成使得過量的絕緣材料覆蓋奈米結構55。雖然絕緣材料以一層示意，在一些實施例中可以使用多層。舉例來說，在一些實施例中可以先沿著基板50、鰭片66，以及奈米結構55的表面形成襯墊(liner)(沒有分開繪示)。之後，如以上討論的填充材料(fill material)可以在襯墊上形成。
之後對絕緣材料進行移除製程，以移除奈米結構55上過量的絕緣材料。在一些實施例中，可以使用平坦化製程，例如化學機械研磨(chemical mechanical polish (CMP))製程、回蝕刻(etch-back)製程、其組合，或是類似的製程。平坦化製程暴露奈米結構55，使得奈米結構55的上表面在平坦化製程後與絕緣材料齊平。
之後凹陷絕緣材料以形成STI區68。絕緣材料被凹陷使得n型區50N及p型區50P中的鰭片66的上部部份從相鄰的STI區68之間凸出。此外，STI區68的上表面可以如說明的具有平坦的表面、凹陷的表面(例如碗形(dishing))，或是其組合。STI區68的上表面可以使用合適的蝕刻形成為平坦的、凸的(convex)，及/或凹的(concave)。STI區68可以使用可接受的蝕刻製程凹陷，例如對於絕緣材料具有選擇性的蝕刻製程(例如，蝕刻絕緣材料的速度快於蝕刻鰭片66及奈米結構55的速度)。舉例來說，可以利用例如使用了稀釋的氫氟酸(hydrofluoric (dHF) acid)的氧化物移除。
以上對於第2~4圖所描述的製程只是如何形成鰭片66及奈米結構55的一個範例。在一些實施例中，鰭片66及/或奈米結構55可以使用遮罩(mask)及磊晶生長製程形成。舉例來說，介電層可以在基板50的上表面形成，並且可以在介電層上蝕刻穿過介電層的溝槽以將底下的基板50暴露出來。磊晶結構可以在溝槽中磊晶地生長，並且介電層可以被凹陷，使得磊晶結構從介電層凸出，以形成鰭片66及/或奈米結構55。磊晶結構可以包含如上所述的交錯的半導體材料，例如第一半導體材料及第二半導體材料。在一些實施例中，磊晶結構是磊晶地生長，磊晶地生長的材料可以在生長過程中進行原位(in situ)摻雜，如此可以減少之前及/或後續的佈植(implantation)，然而原位及佈植摻雜可以一起使用。
此外，第一半導體層51(以及產生的第一奈米結構52)以及第二半導體層53(以及產生的第二奈米結構54)在此僅因為說明的目的以在p型區50P及n型區50N中包含相同材料的方式描述。因此，在一些實施例中第一半導體層51及第二半導體層53中的一者或兩者可以為不同材料或是以不同順序在p型區50P及n型區50N中形成。
繼續參考第4圖，在鰭片66、奈米結構55，及/或STI區68中可以形成適當的井(well)(未分開繪示)。在一些具有不同井類型的實施例中，對於n型區50N及p型區50P不同的佈植步驟可以使用光阻(photoresist)或其他遮罩(未分開繪示)達成。舉例來說，可以在n型區50N及p型區50P中的鰭片66及STI區68上形成光阻。光阻被圖案化以暴露出p型區50P。光阻可以使用旋塗(spin-on)技術形成，並且可以使用可接受的微影技術圖案化。一旦光阻圖案化完成，在p型區50P中執行n型雜質(impurity)佈植，並且光阻可以作為遮罩以大致上防止n型雜質佈植到n型區50N中。n型雜質可以為磷(phosphorus)、砷(arsenic)、銻(antimony)等，以大約10 13atoms/cm 3到大約10 14atoms/cm 3的濃度被佈植到區域中。光阻可以在佈植後被移除，例如使用可接受的灰化(ashing)製程移除。
在p型區50P的佈植之前或之後，在n型區50N及p型區50P中的鰭片66、奈米結構55，以及STI區68上形成光阻或其他遮罩(未分開繪示)。光阻被圖案化以暴露出n型區50N。光阻可以使用旋塗技術並且可以使用可接受的微影技術圖案化。一旦光阻圖案化完成，在n型區50N中執行p型雜質佈植，並且光阻可以作為遮罩以大致上防止p型雜質佈植到p型區50P中。p型雜質可以為硼(boron)、氟化硼(boron fluoride)、銦(indium)等，以大約10 13atoms/cm 3到大約10 14atoms/cm 3的濃度被佈植到區域中。光阻可以在佈植後被移除，例如使用可接受的灰化製程移除。
在n型區50N及p型區50P的佈植之後，可以執行退火以修復佈植傷害並且活化所佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可以在生長期間原位摻雜，如此可以減少佈植，然而原位及佈植摻雜可以同時使用。
在第5圖中，在鰭片66及/或奈米結構55上形成虛置介電層(dummy dielectric layer)70。虛置介電層70例如可以為氧化矽、氮化矽(silicon nitride)、其組合等，並且可以使用可接受的技術沉積或熱(thermally)生長。虛置閘極層72在虛置介電層70上形成，遮罩層74在虛置閘極層72上形成。虛置閘極層72可以沉積在虛置介電層70上並且被平坦化，例如使用CMP平坦化。遮罩層74可以在虛置閘極層72上沉積。虛置閘極層72可以為導電性或非導電性材料，並且可以選自包含非晶(amorphous)矽、多晶矽(polycrystalline-silicon (polysilicon))、多晶矽-鍺(poly-crystalline silicon-germanium (poly-SiGe))、金屬氮化物(metallic nitride)、金屬矽化物(metallic silicide)、金屬氧化物(metallic oxide)，以及金屬的群組。虛置閘極層72可以使用物理氣相沉積(physical vapor deposition (PVD))、CVD、濺鍍沉積(sputter deposition)，或是其他用以沉積所選材料的技術來沉積。虛置閘極層72可以使用在隔離區的蝕刻中具有高蝕刻選擇性的其他材料組成。遮罩層74可以包含例如氮化矽、氮氧化矽(silicon oxynitride)等。在此類範例中，在n型區50N及p型區50P之間形成一個虛置閘極層72及一個遮罩層74。應注意的是，為了說明的目的將虛置介電層70顯示為只覆蓋鰭片66及奈米結構55。在一些實施例中，虛置介電層70可以以覆蓋STI區68的方式沉積，使得虛置介電層70在虛置閘極層72及STI區68之間延伸。
第6A~18C圖說明製造本發明實施例的裝置的多個額外步驟。第6A、7A、8A、9A、10A、11A、12A、12C、13A、13C、14A、15A、18C圖說明n型區50N或p型區50P中的部件。在第6A、6B圖中，可以使用可接受的微影及蝕刻技術圖案化遮罩層74(請看第5圖)以形成遮罩78。遮罩78的圖案之後可以轉移到虛置閘極層72及虛置介電層70以分別形成虛置閘極76以及虛置閘極介電層(dummy gate dielectric)71。虛置閘極76覆蓋每個鰭片66的通道區。遮罩78的圖案可以被用以將每個虛置閘極76和相鄰的虛置閘極76在物理上分離。虛置閘極76的長度方向可以大致上垂直於每個鰭片66的長度方向。
在第7A、7B圖中，第一間隔物層80及第二間隔物層82分別在第6A、6B圖所說明的結構上形成。第一間隔物層80及第二間隔物層82將在之後圖案化以作為用以形成自對準源極/汲極區的間隔物。在第7A、7B圖中，第一間隔物層80形成在STI區68的上表面上；鰭片66、奈米結構55，以及遮罩78的上表面及側壁上；以及虛置閘極76及虛置閘極介電層71的側壁上。第二間隔物層82沉積在第一間隔物層80上。第一間隔物層80可以由氧化矽、氮化矽、氮氧化矽等形成，並且可以使用例如熱氧化技術形成，或是由CVD、ALD等技術沉積。第二間隔物層82可以由與第一間隔物層80的材料具有不同蝕刻率的材料形成，例如氧化矽、氮化矽、氮氧化矽等，並且可以使用CVD、ALD等沉積。
在第一間隔物層80形成後，形成第二間隔物層82前，可以執行用於輕摻雜源極/汲極(lightly doped source/drain (LDD))區(未分開繪表示)的佈植。在使用不同裝置類型的實施例中，與以上在第4圖中討論的佈植類似，可以在n型區50N上形成遮罩(例如光阻) ，同時暴露p型區50P，並且可以在於p型區50P中暴露出的鰭片66及奈米結構55中佈植合適的類型(例如p型)的雜質。遮罩可以在之後被移除。接著，可以在p型區50P上形成遮罩(例如光阻) ，同時暴露n型區50N，並且可以在於n型區50N中暴露出的鰭片66及奈米結構55中佈植合適的類型(例如n型)的雜質。遮罩可以在之後被移除。n型雜質可以為以上討論過的任何n型雜質，p型雜質可以為以上討論過的任何p型雜質。輕摻雜源極/汲極區的雜質濃度可以從大約1x10 15atoms/cm 3到大約1x10 19atoms/cm 3。退火製程可以用以修復佈植傷害並且活化佈植的雜質。
在第8A、8B圖中，第一間隔物層80及第二間隔物層82被蝕刻以形成第一間隔物81及第二間隔物83。如同以下將詳細討論的，第一間隔物81及第二間隔物83在之後執行自對準形成源極/汲極區，並且在接下來的製程中保護鰭片66及/或奈米結構55的側壁。第一間隔物層80及第二間隔物層82可以使用合適的蝕刻製程進行蝕刻，例如等向性(isotropic)蝕刻製程(例如濕式蝕刻(wet etching)製程)、非等向性蝕刻製程(例如乾式蝕刻(dry etching)製程)等。在一些實施例中，第二間隔物層82的材料的蝕刻率與第一間隔物層80的材料的蝕刻率不同，使得在圖案化第二間隔物層82時，第一間隔物層80可以作為蝕刻停止層(etch stop layer)，並且使得在圖案化第一間隔物層80時，第二間隔物層82可以作為遮罩。舉例來說，第二間隔物層82可以使用非等向性蝕刻製程蝕刻，在上述非等向性蝕刻製程中第一間隔物層80作為蝕刻停止層，第二間隔物層82殘留的部份如第8A圖所示形成第二間隔物83。之後，第二間隔物83在蝕刻第一間隔物層80暴露出的部份時作為遮罩，因此如第8A圖所示形成第一間隔物81。
如第8A圖所示，第一間隔物81與第二間隔物83沉積在鰭片66及/或奈米結構55的側壁上。如第8B圖所示，在一些實施例中，第二間隔物層82可以從相鄰於遮罩78、虛置閘極76，以及虛置閘極介電層71的第一間隔物層80上移除，並且第一間隔物81在遮罩78、虛置閘極76，以及虛置閘極介電層71的側壁上沉積。在其他實施例中，部分的第二間隔物層82可以殘留在相鄰於遮罩78、虛置閘極76，以及虛置閘極介電層71的第一間隔物層80上。
應注意的是以上揭露一般描述形成間隔物及LDD區的製程。也可以使用其他製程及流程。舉例來說，可以使用更少或更多的間隔物、不同步驟的流程(例如第一間隔物81可以在沉積第二間隔物層82之前進行圖案化)、可以形成及移除額外的間隔物，及/或類似的改變。此外，n型及p型裝置可以使用不同的結構及步驟形成。
在第9A、9B圖中，根據本發明的一些實施例在鰭片66、奈米結構55，以及基板50中形成第一凹槽86。磊晶源極/汲極區將在之後於第一凹槽86中形成。第一凹槽86可以延伸通過第一奈米結構52及第二奈米結構54，並在基板50中延伸。如第9A圖所示，STI區68的上表面可以與第一凹槽86的底面齊平。在多個實施例中，鰭片66可以被蝕刻，使得第一凹槽86的底面位在STI區68的上表面之下，或是類似的情況。第一凹槽86可以藉由使用非等向性蝕刻製程(例如RIE、NBE等)蝕刻鰭片66、奈米結構55，以及基板50來形成。第一間隔物81、第二間隔物83，以及遮罩78在用以形成第一凹槽86的蝕刻製程期間遮蓋住部份的鰭片66、奈米結構55，以及基板50。可以使用一個蝕刻製程或是多個蝕刻製程蝕刻奈米結構55及/或鰭片66的每一層。定時的蝕刻製程(timed etch process)可以被用以在第一凹槽86到達所需的深度後停止第一凹槽86的蝕刻。
在第10A、10B圖中，蝕刻在第一凹槽86中暴露的多層堆疊64中由第一半導體材料組成(例如第一奈米結構52)的多個層的部份側壁，以在n型區50N中形成側壁凹槽88，以及蝕刻在第一凹槽86中暴露的多層堆疊56中由第二半導體材料組成(例如第二奈米結構54)的多個層的部份側壁，以在p型區50P中形成側壁凹槽88。如上所述在一些實施例中，n型區50N及p型區50P可以使用相同的奈米結構(例如第二奈米結構54)作為通道區。在此類實施例中，n型奈米結構FET及p型奈米結構FET的通道區可以具有相同的材料組成，例如矽、矽鍺等。因此，在此類實施例中側壁凹槽88形成在之後將被移除的奈米結構中，以便在。舉例來說，若是n型區50N及p型區50P都使用第二奈米結構54作為通道區，之後側壁凹槽88在第一奈米結構52中形成。第35A、35B、35C、35D、35E圖說明由此類實施例產生的結構，n型區50N及p型區50P中的通道區都是由第二奈米結構54提供，並且包含例如矽。
雖然側壁凹槽88中第一奈米結構52及第二奈米結構54的側壁在第10B圖中以直線表示，上述側壁可以為凹的或凸的。這些側壁可以使用等向性蝕刻製程蝕刻，例如濕式蝕刻等。當使用對於第一半導體材料有選擇性的蝕刻劑(etchant)蝕刻第一奈米結構52時，p型區50P可以使用遮罩(圖未示)保護，使得第二奈米結構54及基板50相較於在n型區50N中的第一奈米結構52維持相對未蝕刻的狀態。在蝕刻第一奈米結構52之後，殘留的第二奈米結構54的尖端(tip)上可能具有殘留的殘留物。舉例來說，第一奈米結構52由SiGe組成，第二奈米結構54由Si或SiGe組成，SiGe殘留物可能殘留在第二奈米結構54的尖端。殘留物會影響蝕刻製程，並且第二奈米結構54殘留的尖端也會具有粗糙的表面紋理。
同樣地，當使用對於第二半導體材料有選擇性的蝕刻劑蝕刻第二奈米結構54時，n型區50N可以使用遮罩(圖未示)保護，使得第一奈米結構52及基板50相較於在p型區50P中的第二奈米結構54維持相對未蝕刻的狀態。
在第一奈米結構52包含例如SiGe，並且第二奈米結構54包含例如Si或SiC的實施例中，使用四甲基氫氧化銨(tetramethylammonium hydroxide (TMAH))、氫氧化銨(ammonium hydroxide (NH 4OH))等的乾式蝕刻製程可以被用以蝕刻n型區50N中的第一奈米結構52的側壁。雖然蝕刻製程可以有效的使第一奈米結構52凹陷以形成側壁凹槽88，但是SiGe的殘留物會留在第二奈米結構54暴露出的表面上。使用氟化氫(hydrogen fluoride)、其他基於氟的蝕刻劑等可以被用以蝕刻p型區50P中的第二奈米結構54的側壁。
第11圖說明放大後的第10B圖所說明的結構中的部份F11，上述結構是在用以形成側壁間隔物90的蝕刻製程後的結構。這是n型區50N的說明，但是在使用第二奈米結構54作為n型區50N及p型區50P的通道區的實施例中(請看例如第35A、35B、35C、35D、35E圖)也可以應用至p型區50P。如第11圖所示，在蝕刻製程後，蝕刻殘留物層52r會殘留在第二奈米結構54暴露出的表面上。蝕刻殘留物層52r包含膜狀的殘留物，上述膜狀的殘留物包含SiGe，並且也可以包含覆蓋在第一奈米結構52及暴露出的第二奈米結構54上的原生氧化物(native oxide)(例如SiO及/或 SiGeO)。雖然第一奈米結構52可以包含SiGe，但是蝕刻殘留物層52r中的SiGe不同於第二奈米結構54，並且可以藉由在蝕刻殘留物層52r及第一奈米結構52的接面上的蝕刻劑材料在化學上觀察到，上述蝕刻劑材料包含例如SiGeO。蝕刻殘留物層52r可以在大約8Å到大約12Å之間，然而其他值也被納入考慮。在蝕刻製程後，暴露的第二奈米結構54的表面紋理也會是粗糙的。
在第12、13圖中，在一些實施例中，在於側壁凹槽88中形成側壁間隔物90之前，可以對暴露出的第二奈米結構54進行可選擇的平滑化及殘留物移除製程。 可選擇的平滑化及殘留物移除製程包含以下製程：藉由氧化殘留物形成氧化層(oxidation layer)89，並暴露第一奈米結構52及第二奈米結構54的表面，之後移除氧化層89。
第12圖說明第11圖的結構在執行氧化製程氧化殘留物52r、在側壁凹槽88中暴露第一奈米結構52，以及在通道尖端暴露的第二奈米結構54，以製造氧化層89之後的結構。氧化製程可以使用任何合適的氧化機制以氧化殘留物52r、第一奈米結構52，以及第二奈米結構54。
在一些實施例中，氧化製程可以使用電漿處理製程(plasma treatment process)，上述電漿處理製程從氧(oxygen)製造電漿以形成  氧自由基(radical)。殘留物52r、第一奈米結構52，以及第二奈米結構54之後被暴露在氧自由基之中，上述氧自由基與Si(或SiC)以及SiGe結合形成氧化矽(或SiOC)或SiGeO。
在其他實施例中，氧化製程可以使用熱氧化(thermal oxidation)。在此類實施例中，熱氧化製程可以在氧環境(oxygen ambient)中進行。在其他實施例中，熱氧化製程是在氣流環境(steam ambient)及氧環境的組合中進行。舉例來說，熱氧化製程可以在H 2O反應氣體(reaction gas)，或是O 2或稀釋的O 2反應氣體中執行，溫度從大約600°C到大約800°C，並且壓力從大約10 torr到大約760torr。
在其他實施例中，氧化製程可以使用濕式臭氧氧化(wet ozone oxidation)。在此類實施例中，氧化層99是藉由應用臭氧(ozone (O 3))及去離子水(deionized water)的組合產生的。
也可以使用其他合適的氧化製程形成氧化層99。
氧化製程可以使用不同次數及/或濃度的氧氣源以形成較厚的氧化層89(即，更加穿透進入第二奈米結構54中)。較厚的氧化層89有助於提供第二奈米結構54的表面更平滑的最終結果。
在第13圖中，使用任何合適的蝕刻製程移除氧化層89，以形成無殘留物(殘留物減少)的側壁凹槽88。在一些實施例中，蝕刻製程可以使用乾式蝕刻製程或濕式蝕刻製程，上述乾式蝕刻製程或濕式蝕刻製程使用任何合適的蝕刻劑，例如含氟的蝕刻劑(例如稀釋的HF(dHF)等)，以移除殘留物52r、第一奈米結構52，以及第二奈米結構54的氧化部份。在一些實施例中，殘留物52r的總量可以減少60~100%。此外，因為氧化層89包含部份的第一奈米結構52以及第二奈米結構54，當氧化層89由蝕刻製程移除後，側壁凹槽88會更加凹陷，並且暴露出的第二奈米結構54的尖端會被削減。在一些實施例中，每個第二奈米結構54(例如第二奈米結構54B)的厚度t1介於大約8nm到大約17nm之間，第二奈米結構54移除的部份的厚度t2介於大約0.5nm到大約2nm之間，每個第二奈米結構54修整後殘留的尖端的厚度t3介於大約5nm到大約15nm之間，取決於初始的厚度t1。
此外，氧化層89的移除造成殘留的第一奈米結構52及第二奈米結構54曝露的表面更平滑。在一些實施例中，第二奈米結構54的表面的均方根粗糙度(RMS roughness)減少大約50%到90%。
在第14A~14D圖中，在側壁凹槽88內形成第一內部間隔物90(側壁間隔物90)。第一內部間隔物90可以藉由在第10A、10B圖所說明的結構(例如在第12~13圖的可選擇的平滑化及殘留物移除製程之後)上沉積內部間隔物層(未分開說明)形成。第一內部間隔物90作為之後形成的源極/汲極區及閘極結構之間的隔離部件。如同以下將詳細討論的，源極/汲極區將在第一凹槽86中形成，而 n型區50N中的第一奈米結構52及p型區50P中的第二奈米結構54將以對應的閘極結構取代。
內部間隔物層可以由順應性的(conformal)沉積製程沉積，例如CVD、ALD等。內部間隔物層可以包含例如氮化矽或氮氧化矽的材料，然而也可以使用任何合適的材料，例如k值小於大約3.5的低介電常數(low-dielectric constant (low-k))材料。之後內部間隔物層可以被非等向性地蝕刻以形成第一內部間隔物90。雖然第一內部間隔物90的外側側壁被示意為與n型區50N中的第二奈米結構54的側壁齊平(flush)，並且與p型區50P中的第一奈米結構52的側壁齊平，但是第一內部間隔物90的外側側壁可以延伸至第二奈米結構54及/或第一奈米結構52的側壁之上或是凹陷至其中。
此外，雖然第一內部間隔物90的外側側壁在第14B圖中以直線表示，第一內部間隔物90的外側側壁可以為凹的或凸的。作為範例，第14C圖說明一實施例，在上述實施例中第一奈米結構52的側壁是凹的、第一內部間隔物90的外側側壁是凹的，以及第一內部間隔物90凹陷於n型區50N中的第二奈米結構54。此外，以說明多個實施例，在上述實施例中第二奈米結構54的側壁是凹的、第一內部間隔物90的外側側壁是凹的，以及第一內部間隔物90凹陷於p型區50P中的第一奈米結構52。內部間隔物層可以由非等向性蝕刻製程蝕刻，例如RIE、NBE等。第一內部間隔物90可以用以防止之後形成的源極/汲極區(例如以下對於第15A~15B圖討論的磊晶源極/汲極區92)受到後續的蝕刻製程(例如用以形成閘極結構的蝕刻製程)的傷害。
第14D圖說明放大的第14B圖的部份F14。第一內部間隔物90的左側具有與第二奈米結構54的側壁齊平的外側側壁，而第一內部間隔物90的右側具有凹的外側側壁。這兩個實施例為了方便而在相同結構中描述，但是實際上不會存在相同結構中。
在第15A~15B圖中，在第一凹槽86中形成磊晶源極/汲極區92。在一些實施例中，磊晶源極/汲極區92會在n型區50N中的第二奈米結構54及p型區50P中的第一奈米結構52上施加應力，因此可以改進效能。如第12B圖所示，磊晶源極/汲極區92在第一凹槽86中形成，使得虛置閘極76設置於相鄰的一對(pair)磊晶源極/汲極區92之間。在一些實施例中，第一間隔物81被用以將磊晶源極/汲極區92與虛置閘極76分開一適當的側面(lateral)距離，並且第一內部間隔物90被用以將磊晶源極/汲極區92與奈米結構55分開一適當的側面距離，使得磊晶源極/汲極區92不會與製造的奈米結構FET在之後形成的閘極產生短路。
n型區50N中的磊晶源極/汲極區92(例如NMOS區)可以藉由遮罩p型區50P(例如PMOS區)來形成。之後，磊晶源極/汲極區92在n型區50N中的第一凹槽86內磊晶地生長。磊晶源極/汲極區92可以包含適合n型奈米結構FET的任何合適的材料。舉例來說，若是第二奈米結構54是矽，磊晶源極/汲極區92可以包含對第二奈米結構54施加拉伸應力(tensile strain)的材料，例如矽、碳化矽、摻雜磷(phosphorous)的碳化矽、磷化矽(silicon phosphide)等。磊晶源極/汲極區92可以具有從奈米結構55的上表面升起的表面，並且具有端面(facet)。
p型區50P中的磊晶源極/汲極區92(例如PMOS區)可以藉由遮罩n型區50N(例如NMOS區)來形成。之後，磊晶源極/汲極區92在p型區50P中的第一凹槽86內磊晶地生長。磊晶源極/汲極區92可以包含適合p型奈米結構FET的任何合適的材料。舉例來說，若是第一奈米結構52是矽鍺，磊晶源極/汲極區92可以包含對第一奈米結構52施加拉伸應力的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫(germanium tin)等。磊晶源極/汲極區92可以具有從多層堆疊56的表面升起的表面，並且具有端面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54，及/或基板50可以被佈植摻雜物以形成源極/汲極區，如前所述的用以形成輕摻雜源極/汲極區的製程，並在之後執行退火。源極/汲極區的雜質濃度可以介於大約1x10 19atoms/cm 3到大約1x10 21atoms/cm 3之間。源極/汲極區的n型及/或p型雜質可以為任何之前討論過的雜質。在一些實施例中，磊晶源極/汲極區92可以在生長過程中進行原位摻雜。
在執行用以在n型區50N及p型區50P中形成磊晶源極/汲極區92的磊晶製程之後，磊晶源極/汲極區92的上表面會具有端面，上述端面側面地向外延伸超出奈米結構55的側壁。在一些實施例中，這些端面使相同奈米結構FET的相鄰的磊晶源極/汲極區92合併(merge)，如第15A圖所示。在其他實施例中，相鄰的磊晶源極/汲極區92在磊晶製程完成後維持分開。在第15A圖說明的實施例中，第一間隔物81可以形成在STI區68的上表面，因此阻擋磊晶生長。在一些其他實施例中，第一間隔物81可以覆蓋奈米結構55部份的側壁進一步阻擋磊晶生長。在一些其他實施例中，用以形成第一間隔物81的間隔物蝕刻可以調整為移除間隔物材料，以允許磊晶生長區延伸到STI區68的表面。
磊晶源極/汲極區92可以包含一或多層半導體材料層。舉例來說，磊晶源極/汲極區92可以包含第一半導體材料層92A、第二半導體材料層92B，以及第三半導體材料層92C。磊晶源極/汲極區92可以具有任意數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B，以及第三半導體材料層92C中的每一者可以由不同半導體材料形成，並且可以以不同的摻雜物濃度摻雜。在一些實施例中，第一半導體材料層92A的摻雜物濃度可以小於第二半導體材料層92B的摻雜物濃度，並且可以大於第三半導體材料層92C的摻雜物濃度。在磊晶源極/汲極區92包含三層半導體材料層的實施例中，第一半導體材料層92A可以被沉積，第二半導體材料層92B可以被沉積在第一半導體材料層92A上，第三半導體材料層92C可以被沉積在第二半導體材料層92B上。
在第一內部間隔物90的外側側壁是凹的，並且第一內部間隔物90凹陷於第二奈米結構54及第一奈米結構52的側壁的實施例中，磊晶源極/汲極區92可以形成為與第一內部間隔物90接觸，並且可以延伸超過n型區50N中的第二奈米結構54的側壁以及p型區50P中的第一奈米結構52的側壁。
在第16A~16C圖，在第6A、15B、15A圖的結構上沉積第一層間介電層(interlayer dielectric (ILD))96(第7A~15B圖的製程並不影響第6A圖中說明的截面)。第一ILD 96可以由介電材料形成，並且可以由任何合適的方法沉積，例如CVD、電漿增強CVD(plasma-enhanced CVD (PECVD))，或是FCVD。介電材料可以包含磷矽玻璃(phospho-silicate glass (PSG))、 硼矽玻璃(boro-silicate glass (BSG))、摻雜硼磷矽玻璃(boron-doped phospho-silicate glass (BPSG))、未摻雜的矽玻璃(undoped silicate glass (USG))等。也可以使用由任何合適的製程形成的其他絕緣材料。在一些實施例中，接點蝕刻停止層(contact etch stop layer (CESL))94在第一ILD 96及磊晶源極/汲極區92、遮罩78、第一間隔物81之間沉積。CESL 94可以包含與覆蓋的第一ILD 96具有不同蝕刻率的介電材料，例如氮化矽、氧化矽、氮氧化矽等。
在第17A~17C圖中，執行平坦化製程(例如CMP)，以使第一ILD 96的上表面與虛置閘極76或遮罩78的上表面齊平。平坦化製程也可以移除虛置閘極76上的遮罩78，以及第一間隔物81沿著遮罩78的側壁的部份。在平坦化製程後，虛置閘極76的上表面、第一間隔物81，以及第一ILD 96在製程變化中齊平。因此，虛置閘極76的上表面通過第一ILD 96暴露出來。在一些實施例中，遮罩78會殘留，在此情況下平坦化製程使第一ILD 96的上表面與遮罩78及第一間隔物81的上表面齊平。
在第18A及18B圖中，虛置閘極76以及遮罩78(如果存在的話)在一或多個蝕刻步驟中被移除，使得第二凹槽98形成。虛置介電層在第二凹槽98中的部份也會被移除。在一些實施例中，虛置閘極76及虛置閘極介電層60由非等向性乾式蝕刻製程移除。舉例來說，蝕刻製程可以包含使用反應氣體的乾式蝕刻製程，上述反應氣體選擇性地以較蝕刻第一ILD 96或第一間隔物81快的速度蝕刻虛置閘極76。每個第二凹槽98暴露及/或覆蓋部份的奈米結構55，奈米結構55在之後完成的奈米結構FET中作為通道區。奈米結構55作為通道區的部份設置在相鄰的一對磊晶源極/汲極區92之間。在移除期間，虛置閘極介電層60在蝕刻虛置閘極76時可以被用以作為蝕刻停止層。虛置介電層60可以在虛置閘極76被移除後移除。
在第19A、19B圖中，移除n型區50N中的第一奈米結構52及p型區50P中的第二奈米結構54以延伸第二凹槽98。第一奈米結構52可以藉由在p型區50P上形成遮罩(圖未示)，以及執行等向性蝕刻製程(例如濕式蝕刻等)加以移除，上述等向性蝕刻製程使用對第一奈米結構52的材料具有選擇性的蝕刻劑，使第二奈米結構54、基板50、STI區68相較於第一奈米結構52維持相對未蝕刻。在第一奈米結構52包含例如SiGe ，並且第二奈米結構54A~54C包含例如Si或SiC的實施例中，四甲基氫氧化銨(TMAH)、氫氧化銨(NH 4OH)等可以被用以移除n型區50N中的第一奈米結構52。
在第一奈米結構52蝕刻之後，殘留的第二奈米結構54會在暴露的表面上殘留有殘留物。舉例來說，第一奈米結構52由SiGe組成並且第二奈米結構54由Si或SiC組成的情況下，SiGe殘留物會殘留在第二奈米結構54的表面上。殘留物會干擾蝕刻製程，並且第二奈米結構54的表面在蝕刻後會具有粗糙的表面紋理。特別是在與之後形成的功函數層(work function layer)對接的通道區中，殘留物及粗糙的紋理會造成性能下降及/或降低多個以類似的方式形成的電晶體中的工件(workpiece)在功能性效能上的一致性(uniformity)。舉例來說，SiGe中的Ge殘留物會影響電壓閥值，造成電壓閥值在多個相似的電晶體中波動。
p型區50P中的第二奈米結構54可以藉由在n型區50N上形成遮罩(圖未示)，以及執行等向性蝕刻製程(例如濕式蝕刻等)加以移除，上述等向性蝕刻製程使用對第二奈米結構54的材料具有選擇性的蝕刻劑，使第一奈米結構52、基板50、STI區68相較於第二奈米結構54維持相對未蝕刻。在第二奈米結構54包含例如SiGe，並且第一奈米結構52包含例如Si或SiC的實施例中，氟化氫、其他基於氟的蝕刻劑等可以被用以移除p型區50P中的第二奈米結構54。
在其他實施例中， n型區50N及p型區50P中的通道區可以同時形成，例如藉由移除n型區50N及p型區50P中的第一奈米結構52形成，或是藉由移除n型區50N及p型區50P中的第二奈米結構54形成。在此類實施例中，n型奈米結構FET及p型奈米結構FET可以具有相同的材料組成，例如矽、矽鍺等。第35A、35B、35C、35D、35E圖說明此類實施例形成的結構，在上述結構中n型區50N及p型區50P中的通道區由第二奈米結構54提供，並且例如包含矽。
第20圖到第25A、25B、25C、25D、25E圖說明第19B圖中的虛線框F20的放大圖，以及在移除第一奈米結構52後對於第19B圖的結構執行通道平滑化及殘留物移除製程。第20圖到第25A、25B、25C、25D、25E圖說明的結構包含以上對於第12、13圖所討論的可選擇的平滑化及殘留物移除製程。第26圖到第31A、31B、31C、31D、31E圖說明第19B圖中的虛線框F20的放大圖，以及在移除第一奈米結構52後對第19B圖的結構執行通道平滑化及殘留物移除製程。然而，第26圖到第31A、31B、31C、31D、31E圖所說明的結構並不包含如上所述的可選擇的平滑化及殘留物移除製程。
第20、21圖說明在剛執行如上所述的蝕刻製程移除第一奈米結構52後第19B圖中的虛線框F20的放大圖。第21圖說明第20圖中的虛線框F21的放大圖。如第20、21圖所示，在移除第一奈米結構52後，會留下殘留物52r。當第一奈米結構52是由SiGe組成的時候，殘留物52r也是SiGe。此外，第二奈米結構54的表面在蝕刻製程後會變得粗糙。
第22、23A、23B圖說明在氧化製程之後第20圖的結構，上述氧化製程用以氧化殘留物52r並暴露第二奈米結構54的表面以形成氧化層99。第23A、23B圖說明第22圖的虛線框F23的放大圖。第23A、23B圖說明不同的氧化程度。第23A圖中的氧化層99較第23B圖中的氧化層99薄。當氧化層99在之後被移除時，第23B圖相較於第23A圖會移除更多第二奈米結構54的材料。氧化層99的厚度會受到氧化製程的長度及/或強度影響。移除氧化層99會致使第二奈米結構54的表面更平滑，並且會移除從用以移除第一奈米結構52的蝕刻製程殘留的殘留物。
氧化製程可以使用用以形成氧化層99的任何合適的氧化製程，包含任何以上對於第12圖所討論的氧化製程。
第24、25A、25B、25C、25D、25E圖說明在氧化層99移除後放大的第22圖的結構。具體來說，第25A、25B圖說明第24圖的虛線框F25的放大圖。第25C圖說明在虛線框F25的區域中第二奈米結構54的末端的單獨(isolated)透視圖。第25D、25E圖分別對應於第25A、25B圖，說明在虛線框F25的區域中的水平截面圖，上述水平截面圖的水平截面穿過第二奈米結構54。第25A圖接在第23A圖之後，其中第25A圖中的氧化層99較第23A圖中的氧化層99薄。同樣的，第25B圖接在第23B圖之後，其中第25B圖中的氧化層99較第23B圖中的氧化層99厚。
第24圖說明第二奈米結構54包含角狀突起(horn protrusion)54h，其中第二奈米結構54的末端與第一內部間隔物90相接(meet)。對於較低的奈米結構(例如第二奈米結構54A、54B)而言，角狀突起54h位在第二奈米結構54的頂部及底部。然而，如第24圖所說明的，對於最上面的第二奈米結構54(即，第二奈米結構54C)而言，角狀突起54h只位在第二奈米結構54C的底部。第二奈米結構54C的上表面則是說明了從水平上表面過渡到第二奈米結構54C的垂直內側側壁表面的圓形部份。應注意的是，第二凹槽98的底部在鰭片66暴露的位置上，角狀突起54h在鰭片66與第一內部間隔物90相接的位置上，於鰭片66的上表面上產生。
參考第25A、25B圖，在氧化層99移除之後，第二奈米結構54具有對應於垂直突起54h(也稱為角狀突起54h)的垂直範圍。如上所述，厚度t1是第二奈米結構54原本的厚度。每個第二奈米結構54的垂直範圍的厚度t4可以對應於大約70%到100%的厚度t1(如第13圖所示)。藉由通道平滑化及殘留物移除製程從第二奈米結構54的頂部及底部移除厚度t5。從第二奈米結構54的頂部及底部移除的厚度t5可以介於大約0.5nm到2nm之間。由此產生的通道的厚度t6可以介於大約6nm到15nm之間，取決於初始的通道厚度t1。角狀突起54h是由以上參考第12、13圖討論的可選擇的平滑化及殘留物移除製程以及第24圖的通道平滑化及殘留物移除製程一起產生的。可選擇的平滑化及殘留物移除製程修整第二奈米結構54的兩端，第24圖的通道平滑化及殘留物移除製程修整第二奈米結構54的通道本體(channel body)，然而部份的第二奈米結構54沒有受到上述的修整，造成角狀突起54h。角狀突起54h也對應於第一內部間隔物90的內表面及第二奈米結構54之間的界面(interface)。
第25C圖說明在執行完通道平滑化及殘留物移除製程之後的第二奈米結構54的末端部份的截面圖。如第25C圖所示，角狀突起54h的尖端在第二奈米結構54的寬度上延伸，在角狀突起54h的每一側上形成斜面(ramp)。第二奈米結構54的末端上的側壁先是平坦的，之後在因為通道平滑化及殘留物移除製程而從第一奈米結構52暴露出來的位置上凹陷。
第25D及25E圖分別說明第25A、25B圖的結構的水平截面。如第25D、25E圖所示，第二奈米結構的側壁在與第一間隔物81相接的位置是平坦的。第二奈米結構54的寬度的厚度t7藉由通道平滑化及殘留物移除製程在每一側減少厚度t5(如第25A、25B圖所示)，使得通道的寬度成為厚度t8。在一些實施例中，厚度t7可以介於大約1nm到150nm之間，厚度t8可以小於厚度t7並且介於大約1nm到150nm之間，然而也可以使用其他數值，這取決於厚度t7的初始值。應注意的是，第二奈米結構的每一端維持原本側面的厚度t7。第二奈米結構54的端厚度可以減少厚度t9，厚度t9可以介於大約3 Å到20 Å之間，因此在第二奈米結構54的兩端上形成壓痕(indentation)。
第26~31A、31B、31C、31D、31E圖說明第19B圖中的虛線框F20的放大圖，其中在第一奈米結構52移除後，對第19B圖的結構執行通道平滑化及殘留物移除製程。第26~31A、31B、31C、31D、31E圖與第20~25A、25B、25C、25D、25E圖不同 ，第26~31A、31B、31C、31D、31E圖所說明的結構不包含上述之可選擇的平滑化及殘留物移除製程。
第26、27圖說明第19B圖中的虛線框F20在剛執行完上述之蝕刻製程以移除第一奈米結構52後的放大圖。第27圖說明第26圖中的虛線框F27的放大圖。如第26、27圖所示，在移除第一奈米結構52後會留下殘留物52r。當第一奈米結構52是由SiGe組成的時候，殘留物52r也是SiGe。此外，當第二奈米結構54的表面因為蝕刻製程而變得粗糙。第26、27圖與第20、21圖不同，在移除第一奈米結構52並釋放第二奈米結構54作為通道區之前並沒有執行可選擇的平滑化及殘留物移除製程。殘留物52r及第二奈米結構54粗糙的表面會產生效能上的問題。因此，本發明實施例使用通道平滑化及殘留物移除製程移除殘留物52r，並使第二奈米結構54暴露出的表面平滑。
第28、29A、29B圖說明第26圖在執行用以氧化殘留物52r及第二奈米結構54暴露出的表面以形成氧化層99的氧化製程之後的放大圖。第29A、29B圖說明第22圖的虛線框F29的放大圖。第29A、29B圖說明氧化的不同程度。第29A圖中的氧化層99較第29B圖中的氧化層99薄。當氧化層99在之後被移除時，第29B圖會較第29A圖移除更多第二奈米結構54的材料。氧化層99的厚度可以藉由氧化製程的長度及/或強度調整。移除氧化層99致使第二奈米結構54的表面更平滑，並且可以移除從用以移除第一奈米結構52的蝕刻製程中殘留的殘留物52r。
氧化製程可以使用任何合適的氧化製程以形成氧化層99，包含任何以上對於第12圖所討論的氧化製程。
第30、31A、31B、31C、31D、31E說明第17圖的結構在移除氧化層99之後的放大圖。具體而言，第31A、31B圖說明第30圖中的虛線框F31的放大圖。第31C圖說明第二奈米結構54的末端在上述區域中的單獨透視圖。第31D、31E圖分別對應於第31A、31B圖，說明虛線框F31中的區域通過第二奈米結構54的水平截面。第31A圖接在第29A圖之後，第31A圖中的氧化層99較第29B圖薄。同樣的，第31B圖接在第29B圖之後，第31B圖中的氧化層99較第29B圖薄。此外，移除氧化層99會使第二奈米結構54殘留的暴露出的表面更平滑。在一些實施例中，第二奈米結構54的表面的RMS粗糙度減少大約50%到90%。
參考第31A、31B、31C、31D、31E圖，在氧化層99移除後，第二奈米結構54成為狗骨頭的形狀，在第二奈米結構54的兩端具有垂直突起，上述垂直突起對應於第二奈米結構54原本的厚度t1(參考第13圖)，並且側面範圍對應於第二奈米結構54的寬度的厚度t7。由通道平滑化及殘留物移除製程從第二奈米結構54的頂部、底部、側邊移除厚度t5。厚度t5可以介於大約1Å到20Å之間。由此產生的通道的厚度t6可以介於大約6nm到大約15nm之間，取決於通道的初始的厚度t1。由此產生的側面寬度t8(厚度t8)可以介於大約1nm到大約150nm之間。
第31C圖說明第二奈米結構54的末端部份在執行通道平滑化及殘留物移除製程之後的截面圖。如第31C圖所示，第二奈米結構的末端部份54e不受通道平滑化及殘留物移除製程的影響。相對的，在通道從第一奈米結構52暴露的位置上，通道平滑化及殘留物移除製程圍繞第二奈米結構54進行修整，產生從末端部份54e的寬度/高度到通道部份54ch的斜面轉換。此外，移除氧化層99造成第二奈米結構54剩餘的暴露出的表面更平滑。在一些實施例中，第二奈米結構54的表面的RMS粗糙度減少大約50%到90%之間。
第31D、31E圖分別說明通過第31A、31B圖的結構的水平截面。如第31D、31E圖所示，第二奈米結構的側壁在與第一間隔物81相接的位置上是平坦的。第二奈米結構54的寬度的厚度t7由通道平滑化及殘留物移除製程減少厚度t5(參考第31A、31B圖)，使得通道的寬度成為厚度t8。在一些實施例中，厚度t7可以介於大約1 nm到150nm之間，厚度t8可以小於厚度t7，並且介於大約1 nm到150nm之間。應注意的是，第二奈米結構的末端維持原本的厚度t7。第二奈米結構54的末端厚度(參考第25D、25E圖)可以減少厚度t9，厚度t9可以介於大約3Å到20Å之間，因此在第二奈米結構54的末端產生壓痕。
在第32A、32B、33A、33B圖中，形成閘極介電層100及閘極電極102以進行閘極置換(replacement gate)上。閘極介電層100順應地沉積在第二凹槽98中。在n型區50N中，閘極介電層100可以在基板50的上表面及側壁上，以及第二奈米結構54的上表面、側壁、底面上形成。在p型區50P中，閘極介電層100可以在基板50的上表面及側壁上，以及第一奈米結構52的上表面、側壁、底面上形成。閘極介電層100也可以沉積在第一ILD96、CESL 94、第一間隔物81，以及STI區68的上表面上。因為平滑化及殘留物移除製程，閘極介電層100及閘極通道(對應於第二奈米結構54)具有減少的殘留物及更平滑的輪廓。舉例來說，在第一奈米結構52由矽鍺組成的情況下，在一些實施例中閘極介電層100及第二奈米結構54之間的界面的基於鍺的殘留物相較於未經處理的樣本片可以減少20%到60%。上述界面包含的鍺濃度可以介於10 22cm -3到3*10 22cm ­­-3之間。
根據一些實施例，閘極介電層100包含一或多層介電層，例如氧化物、金屬氧化物等，或是其組合。舉例來說，在一些實施例中之閘極介電質可以包含氧化矽層及氧化矽層上的金屬氧化層。在一些實施例中，閘極介電層100包含高介電常數(high-k)介電材料，在這些實施例中，閘極介電層100可以具有大於大約7.0的介電常數(k)值，並且包含金屬氧化物，或是鉿(hafnium)、鋁(aluminum)、鋯(zirconium)、鑭(lanthanum)、錳(manganese)、鋇(barium)、鈦(titanium)、鉛的矽酸鹽(silicate)，以及其組合。閘極介電層100在n型區50N及p型區50P內的結構可以相同或不同。閘極介電層100的形成方法可以包含分子束沈積(molecular-beam deposition (MBD))、ALD、PECVD等。
閘極電極102沉積在閘極介電層100上，並且填入第二凹槽98的剩餘部份。閘極電極102可以包含含有金屬的材料，例如氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、鈷(cobalt)、釕(ruthenium)、鋁、鎢(tungsten)，其組合，或是其多層。舉例來說，雖然第32A、32B圖以一層閘極電極102作說明襯墊層、任意層的功函數，閘極電極102可以包含任意層的功函數調諧層(work function tuning layer)，以及填充材料。組成閘極電極102的多層的組合可以沉積在n型區50N中相鄰的第二奈米結構54之間，以及在第二奈米結構54A及基板50之間，並且可以沉積在p型區50P中相鄰的第一奈米結構52之間。
閘極介電層100可以在n型區50N及p型區50P中同時形成，使得閘極介電層100在每個區域中使用相同材料形成，並且閘極電極102可以同時形成，使得閘極電極102在每個區域中使用相同材料形成。在一些實施例中，每個區域中的閘極介電層100可以使用不同製程形成，使得閘極介電層100可以為不同的材料及/或具有不同數量的層，及/或每個區域中的閘極電極102可以由不同製程形成，使得閘極電極102可以為不同材料及/或具有不同數量的層。當使用不同製程時，多種遮罩步驟可以被用以遮罩及暴露適當的區域。
在填入第二凹槽98後，可以執行平坦化製程(例如CMP)以移除閘極介電層100多餘的部份以及閘極電極102的材料，閘極電極102多餘的部份在第一ILD 96的上表面上。剩餘下來的閘極電極102及閘極介電層100的材料因此形成最終奈米結構FET的替換閘極結構。閘極電極102及閘極介電層100可以合併稱為「閘極結構」。
參考第33A、33B圖，第33A、33B圖為第32B圖的虛線框F33的放大圖，說明閘極介電層100及閘極電極102。在第33A圖中使用以上參考第11~13圖描述的可選擇的平滑化及殘留物移除製程。在第33B圖中沒有使用以上參考第11~13圖描述的可選擇的平滑化及殘留物移除製程。
在第33A圖中，因為可選擇的平滑化及殘留物移除製程，第一內部間隔物90可以較閘極介電層100延伸到更深的第二奈米結構54的末端部份(例如末端部份54e)中。換言之，位於第二奈米結構54之間(例如位於第二奈米結構54A、54B之間)的一個第一內部間隔物90的垂直範圍可以大於位於相同第二奈米結構54之間的閘極介電層100的垂直範圍。這樣的安排可以在閘極介電層100及磊晶源極/汲極區92之間提供更好的保護。在第33B圖中，位在相鄰的第二奈米結構54之間的閘極介電層100的垂直範圍大於第一內部間隔物90的垂直範圍。這樣的安排可以提供通道末端(對應於一個第二奈米結構54)與磊晶源極/汲極區92更多的接觸，同時依然在閘極介電層100及對應於第二奈米結構54的通道的接面上提供更平滑的通道表面及減少的殘留物。
在第34A~34C圖中，使閘極結構(包含閘極介電層100及相應的覆蓋的閘極電極102)凹陷，使得凹槽直接地形成在閘極結構上，以及第一間隔物81的相對部份之間。將包含一或多層介電材料(例如氮化矽、氮氧化矽等)的閘極遮罩104填入上述凹槽，接著執行平坦化製程以移除上述介電材料延伸至第一ILD 96之上的多餘的部份。之後形成的閘極接點(例如接點114)穿過閘極遮罩104以接觸凹陷的閘極電極102的上表面。
如第34A~34C圖所說明的，第二層間介電層(ILD)106沉積在第一ILD 96以及閘極遮罩104上。在一些實施例中，第二ILD 106為由FCVD形成的可流動薄膜(flowable film)。在一些實施例中，第二ILD 106由介電材料形成，例如PSG、BSG、BPSG、USG等，並且可以由任何合適的方法沉積，例如CVD、PECVD等。
在第二ILD 106沉積後，蝕刻第二ILD 106、第一ILD 96、CESL 94，以及閘極遮罩104以形成第三凹槽，並暴露出磊晶源極/汲極區92的表面及/或閘極結構。第三凹槽可以使用非等向性蝕刻製程進行蝕刻形成，例如RIE、NBE等。在一些實施例中，第三凹槽可以使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可以使用第二蝕刻製程蝕刻穿過閘極遮罩104；並且之後可以使用第三蝕刻製程蝕刻穿過CESL 94。遮罩(例如光阻)可以在第二ILD 106上形成及圖案化，以在第一蝕刻製程及第二蝕刻製程中遮蓋住部份的第二ILD 106。在一些實施例中，蝕刻製程可以過蝕刻(over-etch)，並可以因此使第三凹槽延伸至磊晶源極/汲極區92及/或閘極結構中，並且第三凹槽的底部可以齊平(例如在同樣的高度，或是距離基板相同的距離)或低於(例如更接近基板) 磊晶源極/汲極區92及/或閘極結構。雖然第34B圖示意所產生的接點112及114形成在第三凹槽中相同的截面(cross-section)中，在多個實施例中，磊晶源極/汲極區92及閘極結構可以暴露在不同截面中，因此減少之後形成的接點短路的風險。
在第三凹槽形成後，在磊晶源極/汲極區92上形成矽化物(silicide)區110。在一些實施例中，矽化物區110是藉由以下方法形成的：首先，在磊晶源極/汲極區92暴露的部份上沉積能夠與磊晶源極/汲極區92的半導體材料(例如 矽、矽鍺、鍺)反應的金屬(圖未示)，(例如鎳(nickel)、鈷、鈦、鉭(tantalum)、鉑(platinum)、鎢、其他貴金屬(noble metal)、其他耐火金屬(refractory metal)、稀土金屬(rare earth metal)或稀土金屬的合金)，以形成矽化物或鍺化物(germanide)區；之後，執行熱退火(thermal anneal)製程以形成矽化物區110。之後移除沉積的金屬未反應的部份，例如使用蝕刻製程。雖然矽化物區110被稱為矽化物區，矽化物區110也可以為鍺化物區或矽鍺化物(silicon germanide)區(例如包含矽化物及鍺化物的區域)。在一實施例中，矽化物區110包含TiSi，並且具有在大約2nm到大約10nm之間的厚度。
參考第34A~34C圖，接著在第三凹槽中形成接點112及114(也稱為接點插塞(contact plug))。接點112及114可以包含一或多層，例如阻障層(barrier layer)、擴散層(diffusion layer)，以及填充材料。舉例來說，在一些實施例中，接點112及114各包含阻障層及導電材料，並且電性耦接覆蓋的導電部件(例如在說明的實施例中的閘極電極102及/或矽化物區110)。接點114電性耦接閘極電極102並且可以被稱為閘極接點，接點112電性耦接矽化物區110並且可以被稱為源極/汲極接點。阻障層可以包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可以為銅(copper)、銅合金、銀(silver)、金(gold)、鎢、鈷、鋁、鎳等。可以執行平坦化製程(例如CMP)以從第二ILD 106的表面移除多餘的材料。
第35A~35E圖說明一些可選的實施例的裝置的截面圖。第35A圖說明第1圖中的參考截面A-A’。第35B圖說明第1圖中的參考截面B-B’。第35C圖說明第1圖中的參考截面C-C’。第35D圖根據使用對於第11~13圖所說明的可選擇的平滑化及殘留物移除製程的實施例說明第35B圖的n型區50N的虛線框F35N的放大圖，以及第35B圖的p型區50P的虛線框F35P的放大圖。第35E圖根據使用對於第11~13圖所說明的可選擇的平滑化及殘留物移除製程的實施例說明第35B圖的n型區50N的虛線框F35N的放大圖，以及第35B圖的p型區50P的虛線框F35P的放大圖。
在第35A~35E圖中，與第34A~34C圖類似的參考編號指示以與第34A~34C圖類似的製程形成的類似的元件。然而在第35A~35C圖中，n型區50N及p型區50P中的通道區包含相同材料。舉例來說，包含矽的第二奈米結構54在p型區50P中為p型奈米結構FET提供通道區，以及在n型區50N中為n型奈米結構FET提供通道區。第35A~35E圖的結構例如可以由以下方法形成：同時從n型區50N及p型區50P移除第一奈米結構52；在p型區50P中圍繞第二奈米結構54沉積閘極介電層100及閘極電極102P(例如適合p型奈米結構FET的閘極電極)；以及在n型區50N中圍繞第二奈米結構54沉積閘極介電層100及閘極電極102N(例如適合n型奈米結構FET的閘極電極)。在此類實施例中，如上所述磊晶源極/汲極區92在n型區50N及p型區50P中的材料可以不相同。
在此類實施例中，可以在n型區50N及p型區50P中使用可選擇的平滑化及殘留物移除製程及通道平滑化及殘留物移除製程。
本發明實施例可以達到許多好處。舉例來說，使用氧化及移除製程以移除在奈米片電晶體的通道奈米結構上剩餘的殘留物的製程。當通道奈米結構從環繞的矽鍺奈米片釋放時，通道奈米結構的粗糙表面及鍺殘留物會影響之後形成的閘極介電層及功函數層。舉例來說，粗糙表面及鍺殘留物會影響通道移動率及介面狀態密度，並造成定限電壓波動。簡而言之，閘極氧化介電層(gate oxide dielectric)的完整性(integrity)會因為閘極介電層中的鍺雜質而減少。本發明實施例移除此類殘留物並使通道表面平滑以提供更一致的裝置性能特徵。本發明的實施例也在側壁凹槽是為第一內部間隔物而產生的時候，在通道的末端使用可選擇的通道平滑化及殘留物移除製程。本發明的實施例可以使通道形成為狗骨頭的形狀，或是在上述通道與第一通道間隔物的內壁相接的位置上的末端具有角。
本發明的一實施例為一種半導體裝置，包含第一奈米結構及位在上述第一奈米結構下的第二奈米結構，上述第二奈米結構在上述第二奈米結構的相對兩端上具有多個垂直突起。上述半導體裝置更包含設置於第一奈米結構以及第二奈米結構上的閘極結構，上述閘極結構在上述第一奈米結構以及上述第二奈米結構之間延伸。上述半導體裝置更包含與閘極結構相鄰的源極/汲極區，上述源極/汲極區接觸第一奈米結構及第二奈米結構。
在一實施例中，上述半導體裝置更包含設置於第二奈米結構的末端上的內部間隔物，上述內部間隔物穿插於第一奈米結構以及上述第二奈米結構之間，上述內部間隔物與上述垂直突起中的一者相接。在一實施例中，內部間隔物的上表面與上述內部間隔物的下表面之間的距離大於第一奈米結構的下表面與第二奈米結構的上表面之間的距離。在一實施例中，內部間隔物的垂直範圍大於閘極結構在第一奈米結構及第二奈米結構之間延伸的部份所具有的垂直範圍。在一實施例中，第二奈米結構在垂直突起的厚度大於在上述第二奈米結構的尖端的厚度。在一實施例中，第一奈米結構包含多個垂直突起，位在上述第一奈米結構的相對兩端上，其中上述第一奈米結構的上述垂直突起只向下突起。在一實施例中，第二奈米結構的垂直突起之一者的垂直範圍與上述第二奈米結構的中間部之間的垂直距離在0.5nm到2nm之間。在一實施例中，第二奈米結構已處理過，上述第二奈米結構包含矽，上述第二奈米結構與閘極結構的接面上的鍺相較於未處理樣本減少20%到60%。
本發明的另一實施例為一種電晶體，包含：第一奈米結構以及位在上述第一奈米結構下的第二奈米結構，上述第二奈米結構與上述第一奈米結構相隔第一距離。上述電晶體更包含設置於第一奈米結構以及第二奈米結構之上的閘極結構，上述閘極結構的第一部份在上述第一奈米結構以及上述第二奈米結構之間延伸，上述第一部份的高度具有第二距離，上述第二距離大於第一距離。上述電晶體更包含與閘極結構相鄰的源極/汲極區，上述源極/汲極區接觸第一奈米結構及第二奈米結構。
在一實施例中，上述電晶體更包含：第一內部間隔物，設置於第一奈米結構的第一端以及第二奈米結構的第二端之間，上述第一內部間隔物與上述第二奈米結構在上述第一奈米結構的底部具有的第一接面，上述第一內部間隔物與上述第二奈米結構在上述第一內部間隔物的側壁具有第二接面。在一實施例中，第二奈米結構的厚度在上述第二奈米結構與第一內部間隔物的側壁之間的第二接面上最厚。在一實施例中，第二奈米結構的寬度從上述第二奈米結構的尖端的第一寬度轉換變為上述第二奈米結構的中心處的第二寬度，上述第二寬度小於上述第一寬度。
本發明的另一實施例為一種半導體裝置的形成方法，包含：在基板上形成多個第一奈米結構以及多個第二奈米結構，每個上述第一奈米結構與每個上述第二奈米結構交替設置。上述方法更包含在第一奈米結構以及第二奈米結構上形成虛置閘極結構。上述方法更包含執行第一蝕刻製程以移除虛置閘極結構的上部部份，並暴露第一奈米結構。上述方法更包含執行第二蝕刻製程以移除虛置閘極結構下的第一奈米結構，上述第二蝕刻製程在第二奈米結構暴露出的表面上殘留殘留物。上述方法更包含氧化殘留物以形成氧化層。上述方法更包含由第三蝕刻製程移除氧化層。
在一實施例中，在第三蝕刻製程之後第二奈米結構的表面更平滑50%到90%均方根粗糙度。在一實施例中，上述方法更包含蝕刻第一奈米結構及第二奈米結構，以在上述第一奈米結構及上述第二奈米結構中形成第一凹槽；通過第一奈米結構中的第一凹槽蝕刻多個側壁凹槽，第二奈米結構的尖端部份由上述側壁凹槽所暴露，其中蝕刻上述第一凹槽的殘留物殘留在上述第二奈米結構的尖端部份上。 在一實施例中，上述方法更包含：氧化殘留物以形成第二氧化層；藉由第四蝕刻製程移除第二氧化層。在一實施例中，第二氧化層包含第二奈米結構的氧化過的尖端。在一實施例中，上述方法更包含氧化第二奈米結構的表面，以及將氧化過的表面包含於氧化層中。在一實施例中，氧化殘留物的操作包含執行熱氧化製程、濕式臭氧氧化製程或是氧自由基電漿製程(oxygen radical plasma process)。在一實施例中，在移除氧化層之後，移除部份的第二奈米結構，致使上述第二奈米結構在上述第二奈米結構的多個末端形成多個垂直突起。
以上內容概要地說明一些實施例的特徵，使得本領域的通常知識者可以更好的理解本發明實施例的內容。本領域的通常知識者應該了解他們可以容易地使用本發明實施例作為基礎，以設計或修改其他用以執行相同目的及/或達成以上提到的實施例的相同好處的流程及結構。本領域的通常知識者也應該了解這樣的相等結構並沒有離開本發明實施例的精神及範圍，且本領域的通常知識者應該了解可以在此做出多個改變、取代，以及修改而不離開本揭露的精神及範圍。
20:分隔器 50:基板 50N:n型區 50P:p型區 51,51A,51B,51C:第一半導體層 52,52A,52B,52C:第一奈米結構 52r:蝕刻殘留物層/殘留物 53,53A,53B,53C:第二半導體層 54,54A,54B,54C:第二奈米結構 54e:末端部份 54ch:通道部份 54h:垂直突起/角狀突起 55:奈米結構 64:多層堆疊 66:鰭片 68:淺溝槽隔離(STI)區/隔離區 70:虛置介電層 71:虛置閘極介電層 72:虛置閘極層 74:遮罩層 76:虛置閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹槽 88:側壁凹槽 89,99:氧化層 90:側壁間隔物/第一內部間隔物 92:磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接點蝕刻停止層(CESL) 96:第一層間介電層(第一ILD) 98:第二凹槽 100:閘極介電層 102,102N,102P:閘極電極 104:閘極遮罩 106:第二層間介電層(第二ILD) 110:矽化物區 112,114:接點 F11,F14:部份 F21,F23,F25,F27,F29,F31,F33,F35N,F35P:虛線框 t1,t2,t3,t5,t6,t7,t8,t9:厚度 t8:厚度/側面寬度
本發明實施例閱讀以下實施方式配合附帶的圖式能夠最好的理解。應該注意的是，根據業界的標準做法，多個特徵並未依照比例繪製。事實上，為了清楚的討論，多個特徵的尺寸(dimension)可以隨意地增加或減少。 第1圖根據本發明實施例說明奈米結構場效電晶體(nanostructure field-effect transistor (nano-FET))的立體圖(three-dimensional view)。 第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11、12、13、14A、14B、14C、14D、15A、15B、16A、16B、16C、17A、17B、17C、18A、18B、19A、19B、20、21、22、23A、23B、24、25A、25B、25C、25D、25E、26、27、28、29A、29B、30、31A、31B、31C、31D、31E、32A、32B、33A、33B、34A、34B、34C圖為本發明實施例之奈米結構場效電晶體在製造中的中間階段的截面圖(cross-sectional view)或透視圖(perspective view)。 第35A、35B、35C、35D、35E圖為本發明實施例之奈米結構場效電晶體的截面圖。
50:基板
50N:n型區
50P:p型區
52A,52B,52C:第一奈米結構
54A,54B,54C:第二奈米結構
66:鰭片
81:第一間隔物
90:側壁間隔物/第一內部間隔物
92:磊晶源極/汲極區
94:接點蝕刻停止層(CESL)
96:第一層間介電層(第一ILD)
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二層間介電層(第二ILD)
110:矽化物區
112,114:接點

Claims (10)

  1. 一種半導體裝置，包含：一第一奈米結構；一第二奈米結構，位在上述第一奈米結構下，上述第二奈米結構在上述第二奈米結構的相對兩端上具有多個垂直突起，其中上述第二奈米結構在上述垂直突起的厚度大於在上述第二奈米結構的尖端的厚度；一閘極結構，設置於上述第一奈米結構以及上述第二奈米結構上，上述閘極結構在上述第一奈米結構以及上述第二奈米結構之間延伸；以及一源極/汲極區，與上述閘極結構相鄰，上述源極/汲極區接觸上述第一奈米結構及上述第二奈米結構。
  2. 如請求項1之半導體裝置，更包含：一內部間隔物，設置於上述第二奈米結構的一末端上，上述內部間隔物穿插於上述第一奈米結構以及上述第二奈米結構之間，上述內部間隔物與上述垂直突起中的一者相接；其中上述內部間隔物的上表面與上述內部間隔物的下表面之間的距離大於上述第一奈米結構的下表面與上述第二奈米結構的上表面之間的距離；以及其中上述內部間隔物的垂直範圍大於上述閘極結構在上述第一奈米結構及上述第二奈米結構之間延伸的部份所具有的垂直範圍。
  3. 如請求項1之半導體裝置，其中上述第一奈米結構包含多個垂直突起，位在上述第一奈米結構的相對兩端上其中上述第一奈米結構的上述垂直突起只向下突起。
  4. 一種電晶體，包含： 一第一奈米結構；一第二奈米結構，位在上述第一奈米結構下，上述第二奈米結構與上述第一奈米結構相隔一第一距離，其中上述第二奈米結構的寬度從上述第二奈米結構的尖端處的一第一寬度轉變為上述第二奈米結構的中心處的一第二寬度，上述第二寬度小於上述第一寬度；一閘極結構，設置於上述第一奈米結構以及上述第二奈米結構之上，上述閘極結構的一第一部份在上述第一奈米結構以及上述第二奈米結構之間延伸，上述第一部份的高度具有一第二距離，上述第二距離大於上述第一距離；以及一源極/汲極區，與上述閘極結構相鄰，上述源極/汲極區接觸上述第一奈米結構及上述第二奈米結構。
  5. 如請求項4之電晶體，更包含：一第一內部間隔物，設置於上述第一奈米結構的一第一端以及上述第二奈米結構的一第二端之間，上述第一內部間隔物與上述第二奈米結構在上述第一奈米結構的底部具有一第一接面，上述第一內部間隔物與上述第二奈米結構在上述第一內部間隔物的側壁上具有一第二接面；其中上述第二奈米結構的厚度在上述第二奈米結構與上述第一內部間隔物的上述側壁之間的上述第二接面上最厚。
  6. 一種半導體裝置的形成方法，包含：在一基板上形成多個第一奈米結構以及多個第二奈米結構，每個上述第一奈米結構與每個上述第二奈米結構交替設置；在上述第一奈米結構以及上述第二奈米結構上形成一虛置閘極結構；執行一第一蝕刻製程以移除上述虛置閘極結構的上部部份，並暴露上述第一 奈米結構；執行一第二蝕刻製程以移除上述虛置閘極結構下的上述第一奈米結構，上述第二蝕刻製程在上述第二奈米結構暴露出的表面上殘留一殘留物；氧化上述殘留物以形成一氧化層；以及由一第三蝕刻製程移除上述氧化層。
  7. 如請求項6之方法，更包含：蝕刻上述第一奈米結構及上述第二奈米結構，以在上述第一奈米結構及上述第二奈米結構中形成一第一凹槽；通過上述第一奈米結構中上述第一凹槽蝕刻多個側壁凹槽，上述第二奈米結構的一尖端部份由上述側壁凹槽所暴露，其中蝕刻上述第一凹槽的一殘留物殘留在上述第二奈米結構的上述尖端部份上；氧化上述殘留物以形成一第二氧化層，上述第二氧化層包含上述第二奈米結構的一氧化過的尖端；以及藉由一第四蝕刻製程移除上述第二氧化層。
  8. 如請求項6之方法，更包含氧化上述第二奈米結構的一表面，以及將氧化過的上述表面包含於上述氧化層中。
  9. 如請求項6之方法，其中氧化上述殘留物的操作包含執行一熱氧化製程、一濕式臭氧氧化製程或是一氧自由基電漿製程。
  10. 如請求項6之方法，其中在移除上述氧化層之後，移除部份的上述第二奈米結構，致使上述第二奈米結構在上述第二奈米結構的多個末端形成多個垂直突起。
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