TWI808733B - 半導體裝置及其形成方法 - Google Patents

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李欣怡
洪正隆
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置包括位於源極/汲極區域之間的奈米片、及位於基板上方且在源極/汲極區域之間的閘結構，此閘結構包括圍繞每個奈米片的閘介電材料、圍繞此閘介電材料的功函數材料、圍繞此功函數材料的第一覆蓋材料，圍繞此第一覆蓋材料的第二覆蓋材料，其中此第二覆蓋材料在奈米片之間的第一位置處比沿奈米片之側壁的第二位置處更厚、以及在此第二覆蓋材料上的閘填充材料。

Description

半導體裝置及其形成方法
本揭示的實施方式是關於半導體裝置及其形成方法。
半導體裝置用於各種電子應用，如個人電腦、手機、數位照相機、及其他電子設備等。半導體裝置通常藉由以下步驟製造：在半導體基板上方依序沉積絕緣層或介電層、導電層、及半導體材料層，及使用微影蝕刻圖案化各種材料層以在其上形成電路部件及元件。
半導體工業藉由持續減小最小特徵尺寸來不斷提高各種電子部件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此允許更多部件整合至給定面積中。然而，隨著最小特徵尺寸減小，出現了應解決的額外問題。
本揭示的一實施方式提供一種半導體裝置，包括在基板上方的複數個源極/汲極區域、在複數個源極/汲極區 域之間的複數個奈米片、以及在基板上方且在複數個源極/汲極區域之間的閘結構。閘結構包括圍繞奈米片中之每一個的閘介電材料、圍繞閘介電材料的功函數材料、圍繞功函數材料的第一覆蓋材料、圍繞第一覆蓋材料的第二覆蓋材料及在第二覆蓋材料上方的閘填充材料，其中第二覆蓋材料在複數個奈米片之間的第一位置處比沿奈米片之側壁的第二位置處更厚。
本揭示的一實施方式提供一種半導體裝置，包括在半導體基板上方的閘結構、在半導體基板上方且在閘結構之相對側上的複數個源極/汲極區域、以及設置在複數個源極/汲極區域之間且在半導體基板上方的第一通道層及第二通道層，其中第一通道層在第二通道層與半導體基板之間。閘結構包括圍繞第一通道層且圍繞第二通道層的閘介電材料、圍繞閘介電材料的功函數材料、圍繞功函數材料的第一覆蓋材料、圍繞第一覆蓋材料的第二覆蓋材料、以及閘填充材料。其中第一覆蓋材料包括半導體材料，第一覆蓋材料之第一部分設置在第一通道層周圍，第一覆蓋材料之第二部分設置在第二通道層周圍。其中第二覆蓋材料將第一覆蓋材料之第一部分與第一覆蓋材料之第二部分實體分離。
本揭示的一實施方式提供一種形成半導體裝置的方法，包括在基板上方形成複數個源極/汲極區域；在基板上方形成第一奈米片及第二奈米片，其中第一奈米片設置在基板與第二奈米片之間；圍繞第一奈米片與第二奈米片 沉積閘介電材料；圍繞閘介電材料沉積功函數材料，其中功函數材料之第一部分沿第一奈米片遠離基板之第一表面延伸，且功函數材料之第二部分沿第二奈米片面向基板之第二表面延伸；圍繞功函數材料形成第一覆蓋材料；圍繞第一覆蓋材料形成第二覆蓋材料，其中第一覆蓋材料及第二覆蓋材料填充功函數材料之第一部分與第二部分之間的縫隙；以及在第一奈米片與第二奈米片上方形成閘填充材料。
20:分隔線
50:基板
50N:N型區域
50P:P型區域
51:第一半導體層
51A:第一半導體層
51B:第一半導體層
51C:第一半導體層
51D:第一半導體層
52:第一奈米結構
52A:第一奈米結構
52B:第一奈米結構
52C:第一奈米結構
52D:第一奈米結構
53:第二半導體層
53A:第二半導體層
53B:第二半導體層
53C:第二半導體層
53D:第二半導體層
54:第二奈米結構
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
54D:第二奈米結構
55:奈米結構
56:區域
64:多層堆疊
66:鰭狀物
68:淺溝槽隔離(STI)區域
70:虛設介電層
71:虛設閘極介電質
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:第一凹槽
88:側壁凹槽
90:第一內部間隔物
92:磊晶源極/汲極區域
94:接觸蝕刻停止層
96:第一ILD
98:凹槽
102:閘電極
104:閘遮罩
106:第二ILD
108:開口
109:開口
110:矽化物區域
112:源極/汲極接點
114:閘接點
120:閘層堆疊
121:介面介電材料
123:閘介電材料
125:功函數材料
127:第一覆蓋材料
129:第二覆蓋材料
131:區域
132:區域
133:區域
134:區域
135:接縫
A-A':截點
B-B':截點
C-C':截點
R1:半徑
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
T7:厚度
T8:厚度
T9:厚度
T10:厚度
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。
第1圖圖示根據一些實施例的三維視圖中奈米結構場效電晶體(nano-FET)的實例。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10圖、第11圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第17D圖、第17E圖及第17F圖為根據一些實施例的製造奈 米FET的中間階段的橫剖面視圖。
第17G圖為根據替代實施例的製造奈米FET之中間階段的橫剖面視圖。
第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖及第21B圖根據一些實施例為製造奈米FET中之中間階段的橫剖面視圖。
以下揭示內容提供許多不同實施例或實例，以便實現本揭示實施例的不同特徵。下文描述部件及排列的特定實例以簡化本揭示實施例。當然，這些僅為實例且不意欲為限制性。舉例而言，在隨後描述中第一特徵在第二特徵上方或在第二特徵上的形成可包括第一及第二特徵形成為直接接觸的實施例，及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚之目的，且本身不指示所論述各實施例及/或配置之間之關係。
另外，空間相對術語，如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一元件或特徵的關係。除圖形中描繪的取向外，空間相對術語意欲包含元件在使用或操作中的不同取向。設備可為不同取向(旋轉90度或具有其他的取向)，且本文使用的空間相對描述 詞可相應地得以相同解釋。
各種實施例提供具有改善效能之半導體裝置及其形成方法。半導體裝置可為奈米結構場效電晶體(nano-FET，亦稱為奈米片場效電晶體(NSFET)、奈米線場效電晶體(NWFET)、或全環繞閘極場效電晶體(GAAFET))。這些實施例包括一些方法，此些方法被應用於，但不限於圍繞奈米FET之第一奈米片的功函數材料形成第一覆蓋材料，及圍繞奈米FET之第二奈米片的功函數材料形成第一覆蓋材料。隨後，圍繞奈米FET之第一奈米片的第一覆蓋材料形成第二覆蓋材料，及圍繞奈米FET之第二奈米片的第一覆蓋材料形成第二覆蓋材料。第一奈米片與第二奈米片彼此相鄰。第二覆蓋材料捲繞第一覆蓋材料及功函數材料，此功函數材料環繞第一奈米片。第二覆蓋材料捲繞第一覆蓋材料及功函數材料，此功函數材料環繞第二奈米片。圍繞奈米FET之第一奈米片的第二覆蓋材料與圍繞奈米FET之第二奈米片的第二覆蓋材料合併。本文揭示之一或多個實施例的有利特徵可包括防止圍繞第一奈米片之功函數材料的第一覆蓋材料與圍繞第二奈米片之功函數材料的第一覆蓋材料合併在一起，及允許所有位置處的第一覆蓋材料及功函數材料實現更均勻的厚度。另外，所揭示方法降低臨界電壓VTH變化，從而提高所形成裝置的效能。
第1圖根據一些實施例圖示三維視圖中奈米FET(例如，奈米線FET、奈米片FET等)的實例。奈米FET 包括基板50(例如，半導體基板)上鰭狀物66上方的奈米結構55(例如，奈米片、奈米線等)，其中奈米結構55充當奈米FET的通道區域。奈米結構55可包括P型奈米結構、N型奈米結構、或其組合。淺溝槽隔離(STI)區域68設置在相鄰鰭狀物66之間，鰭狀物66可在相鄰STI區域68上方突出並在相鄰STI區域68之間突出。儘管在此STI區域68被描述為/圖示為與基板50分離，術語「基板」可指單獨的半導體基板或半導體基板與STI區域之組合。另外，儘管鰭狀物66之底部分被圖示為具有基板50的單一連續材料，但鰭狀物66及/或基板50之底部分可包括單種材料或複數種材料。在本文中，鰭狀物66指在相鄰STI區域68之間延伸的部分。
閘層堆疊120(其可包括例如，功函數材料、閘介電材料、及覆蓋材料)位於鰭狀物66之頂表面上並沿著奈米結構55之頂表面、側壁、及底表面。閘電極102位於閘層堆疊120上方。磊晶源極/汲極區域92設置在閘電極102之相對側上的鰭狀物66上。
第1圖進一步圖示在後續圖式中使用的參考橫剖面。橫剖面A-A'沿著閘電極102之縱軸，並沿著一方向，例如，此方向垂直於電流在奈米FET之磊晶源極/汲極區域92之間流動的方向。橫剖面B-B'平行於橫剖面A-A'，並延伸穿過多個奈米FET之磊晶源極/汲極區域92。橫剖面C-C'垂直於橫剖面A-A'，並平行於奈米FET之鰭狀物66的縱軸，並沿一方向，例如，電流在奈米FET之磊 晶源極/汲極區域92之間流動的方向。為清楚起見，後續圖式參考了這些參考橫剖面。
在使用閘極最後製程(gate-last process)形成的奈米FET的情況下，論述本文所述之一些實施例。在其他實施例中，可使用閘極優先製程(gate-first process)。
第2圖至第21B圖根據一些實施例為製造奈米FET之中間階段的橫剖面視圖。第2圖至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第17B圖、第17C圖、第17D圖、第17F圖、第17G圖、第18A圖、第19A圖、第20A圖、及第21A圖圖示第1圖中所示的橫剖面A-A'。第6B圖、第7B圖、第8B圖、第9B圖、第12B圖及第12C圖圖示第1圖中所示的參考橫剖面B-B'。第6C圖、第7C圖、第8C圖、第9C圖、第10圖、第11圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17E圖、第18B圖、第19B圖、第20B圖及第21B圖圖示第1圖中所示的參考橫剖面C-C'。
在第2圖中，提供基板50。基板50可為半導體基板，諸如塊體半導體、絕緣體上半導體(SOI)基板等，其可為經摻雜(例如用P型或N型摻雜劑)或未經摻雜的。基板50可為晶圓，諸如矽晶圓。通常，SOI基板是形成於絕緣體層上之半導體材料層。絕緣體層可為例如埋入式 氧化物(buried oxide；BOX)層、氧化矽層等。絕緣體層設置在基板上，基板通常為矽或玻璃基板。亦可使用其他基板，諸如多層或階梯式基板。在一些實施例中，基板50之半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化鎵、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵、及/或砷化銦鎵磷化物；或上述組合。
基板50具有N型區域50N及P型區域50P。N型區域50N可用於形成N型裝置，諸如NMOS電晶體，例如，N型奈米FET，且P型區域50P可用於形成P型裝置，諸如PMOS電晶體，例如，P型奈米FET。N型區域50N可與P型區域50P實體分離(如由分隔線20所示)，並且任意數目的裝置特徵(例如，其他主動裝置、摻雜區域、隔離結構等)可設置在N型區域50N與P型區域50P之間。儘管圖示了一個N型區域50N及一個P型區域50P，但可提供任意數目的N型區域50N及P型區域50P。
進一步在第2圖中，多層堆疊64形成於基板50上方。多層堆疊64包括第一半導體層51A-51D(統一稱為第一半導體層51)與第二半導體層53A-53D(統一稱為第二半導體層53)的交互層。為了說明目的並如下文更詳細地論述，第一半導體層51A、51B、51C及51D將被去除，並且第二半導體層53A、53B、53C及53D將經圖案化以在N型區域50N及P型區域50P中形成奈米FET的通道區域。然而，在一些實施例中，第一半導體層 51A、51B、51C及51D可被去除且第二半導體層53A、53B、53C及53D可經圖案化以在N型區域50N中形成奈米FET的通道區域，及第二半導體層53A、53B、53C及53D可被去除且第一半導體層51A、51B、51C及51D可經圖案化以在P型區域50P中形成奈米FET的通道區域。在一些實施例中，第二半導體層53A、53B、53C及53D可被去除且第一半導體層51A、51B、51C及51D可經圖案化以在N型區域50N中形成奈米FET的通道區域，及第一半導體層51A、51B、51C及51D可被去除且第二半導體層53A、53B及53C可經圖案化以在P型區域50P中形成奈米FET的通道區域。在一些實施例中，第二半導體層53A、53B、53C及53D可被去除且第一半導體層51A、51B、51C及51D可經圖案化以在N型區域50N及P型區域50P兩者中形成奈米FET的通道區域。
為了說明的目的，多層堆疊64被圖示為包括四層第一半導體層51及四層第二半導體層53。在一些實施例中，多層堆疊64可包括任意數目的第一半導體層51及第二半導體層53。多層堆疊64的每一層可使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等製程磊晶生長。在各種實施例中，第一半導體層51可由適於P型奈米FET 之第一半導體材料形成，諸如矽鍺等，且第二半導體層53可由適於N型奈米FET的第二半導體材料形成，諸如矽、矽碳等。多層堆疊64被圖示為具有適於P型奈米FET的最底半導體層，以用於說明目的。在一些實施例中，可形成多層堆疊64，使得最底層為適於N型奈米FET的半導體層。
第一半導體材料及第二半導體材料可為對彼此具有高蝕刻選擇性的材料。因而，第一半導體材料之第一半導體層51可被去除，而不顯著去除第二半導體材料之第二半導體層53，從而允許圖案化第二半導體層53A、53B、53C及53D以形成奈米FET的通道區域。類似地，在第二半導體層53被去除且第一半導體層51A、51B、51C及51D經圖案化以形成通道區域之實施例中，第二半導體材料之第二半導體層53可被去除，而不顯著去除第一半導體材料之第一半導體層51，從而允許圖案化第一半導體層51A、51B、51C及51D以形成奈米FET的通道區域。
現在參看第3圖，根據一些實施例，鰭狀物66形成於基板50中，且奈米結構55形成於多層堆疊64中。在一些實施例中，奈米結構55及鰭狀物66可藉由蝕刻多層堆疊64及基板50中的溝槽，而分別形成於多層堆疊64及基板50中。蝕刻可為任意可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)等，或上述組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可 進一步從第一半導體層51界定第一奈米結構52A-52D(統一稱為第一奈米結構52)，及從第二半導體層53界定第二奈米結構54A-54D(統一稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可統一稱為奈米結構55。
鰭狀物66及奈米結構55可藉由任何適當方法圖案化。例如，鰭狀物66及奈米結構55可使用一或多個光微影製程，包括雙重圖案化或多重圖案化製程來圖案化。通常，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生的圖案具有例如小於使用單個、直接的光微影製程另外獲得的間距。例如，在一個實施例中，犧牲層形成於基板上方並且使用光微影製程圖案化。間隔物使用自對準製程沿所圖案化的犧牲層形成。隨後去除犧牲層，且剩餘間隔物隨後可用以圖案化鰭狀物66。
為了說明目的，第3圖將N型區域50N及P型區域50P中的鰭狀物66圖示為具有基本上相等的寬度。在一些實施例中，N型區域50N中鰭狀物66的寬度相比P型區域50P中鰭狀物66的寬度，可更大或更薄。此外，儘管鰭狀物66及奈米結構55中之每一者被圖示為具有一致的寬度，但在其他實施例中，鰭狀物66及/或奈米結構55可具有錐形側壁，使得鰭狀物66及/或奈米結構55中之每一者的寬度在朝向基板50的方向上連續地增大。在此類實施例中，奈米結構55中之每一者可具有不同寬度及梯形形狀。
在第4圖中，淺溝槽隔離(STI)區域68形成為與鰭狀物66相鄰。STI區域68可藉由在基板50、鰭狀物66、及奈米結構55上方、及相鄰鰭狀物66之間沉積絕緣材料而形成。絕緣材料可為氧化物，諸如氧化矽、氮化物等，或上述組合，並且可藉由高密度電漿CVD(high-density plasma CVD；HDP-CVD)、可流動CVD(flowable CVD；FCVD)等，或上述組合而形成。可使用藉由任意可接受製程形成的其他絕緣材料。在圖示實施例中，絕緣材料為由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可執行退火製程。在一實施例中，形成絕緣材料，使得多餘絕緣材料覆蓋奈米結構55。儘管絕緣材料被圖示為單層，但一些實施例可使用多個層。例如，在一些實施例中，襯墊(未單獨圖示)可先沿基板50、鰭狀物66、及奈米結構55之表面形成。此後，諸如上文論述之填充材料可在襯墊上方形成。
隨後，對絕緣材料施加去除製程以去除奈米結構55上方的多餘絕緣材料。在一些實施例中，可利用平面化製程，諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程、或上述組合等。平面化製程暴露奈米結構55，使得平面化製程完成之後，奈米結構55與絕緣材料之頂表面齊平。
隨後凹陷絕緣材料，以形成STI區域68。凹陷絕緣材料，使得N型區域50N及P型區域50P中鰭狀物66的上部從相鄰STI區域68之間突出。此外，STI區域68 之頂表面可具有如圖示之平面、凸面、凹面(諸如凹部)，或上述組合。STI區域68之頂表面可藉由適當蝕刻而形成為平面的、凸的、及/或凹的。STI區域68可使用可接受的蝕刻製程來凹陷，諸如一種對絕緣材料之材料具有選擇性的製程(例如，相比於鰭狀物66及奈米結構55，以更快的速度蝕刻絕緣材料的材料)。例如，氧化物去除可使用例如稀釋氫氟(dilute hydrofluoric；dHF)酸。
上文關於第2圖至第4圖描述之製程僅為可如何形成鰭狀物66及奈米結構55的一個實例。在一些實施例中，可使用遮罩及磊晶生長製程來形成鰭狀物66及/或奈米結構55。例如，介電層可在基板50之頂表面上方形成，且溝槽可被蝕刻穿過介電層以暴露底層基板50。磊晶結構可在溝槽中磊晶生長，且介電層可被凹陷使得磊晶結構從介電層突出以形成鰭狀物66及/或奈米結構55。磊晶結構可包括上述交替半導體材料，諸如第一半導體材料及第二半導體材料。在以磊晶生長磊晶結構之一些實施例中，磊晶生長材料可在生長期間原位摻雜，其可避免之前及/或之後的植入，但原位摻雜與植入摻雜可一起使用。
另外，僅用於說明目的，將第一半導體層51(及所得第一奈米結構52)及第二半導體層53(及所得第二奈米結構54)圖示及論述為在P型區域50P及N型區域50N中包含相同材料。因而，在一些實施例中，第一半導體層51及第二半導體層53中之一者或兩者可為不同材料，或以不同順序形成於P型區域50P及N型區域50N中。
進一步在第4圖中，適當的井(未單獨圖示)可形成於鰭狀物66、奈米結構55、及/或STI區域68中。在具有不同井類型之實施例中，用於N型區域50N及P型區域50P的不同植入步驟可使用光阻或其他遮罩(未單獨圖示)來實現。例如，光阻可形成於鰭狀物66及N型區域50N與P型區域50P中的STI區域68上方。圖案化光阻以暴露P型區域50P。光阻可使用旋塗方法形成並可使用可接受的光微影方法來圖案化。一旦圖案化光阻，就在P型區域50P中執行N型雜質植入，並且光阻可充當遮罩以基本上防止N型雜質被植入N型區域50N中。N型雜質可為磷、砷、銻等被植入到區域中，其濃度在約1013原子/cm3至約1014原子/cm3的範圍。在植入之後，去除光阻，諸如藉由可接受的灰化製程。
在植入P型區域50P之後或之前，在鰭狀物66、奈米結構55、及P型區域50P與N型區域50N中的STI區域68上方形成光阻或其他遮罩(未單獨圖示)。圖案化光阻以暴露N型區域50N。光阻可藉由使用旋塗方法形成並可使用可接受的光微影方法來圖案化。一旦圖案化光阻，就可在N型區域50N中執行P型雜質植入，並且光阻可充當遮罩以基本上防止P型雜質被植入P型區域50P中。P型雜質可為硼、氟化硼、銦等，其在區域中被植入到約1013原子/cm3至約1014原子/cm3的範圍。在植入之後，可去除光阻，諸如藉由可接受的灰化製程。
在植入N型區域50N及P型區域50P之後，可 執行退火以修復植入損壞並活化被植入的P型及/或N型雜質。在一些實施例中，磊晶鰭狀物之生長材料可在生長期間原位摻雜，其可避免植入步驟，但原位摻雜與植入摻雜可一起使用。
在第5圖中，在鰭狀物66及/或奈米結構55上形成虛設介電層70。虛設介電層70可為例如氧化矽、氮化矽、上述組合等，並且可根據可接受方法來沉積或熱生長。虛設閘極層72形成於虛設介電層70上方，及遮罩層74形成於虛設閘極層72上方。虛設閘極層72可沉積於虛設介電層70上方並隨後經平面化，諸如藉由CMP。遮罩層74可沉積於虛設閘極層72上方。虛設閘極層72可為導電或非導電材料，並且可從包括以下的群組中選出：非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛設閘極層72可藉由物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、濺射沉積、或用於沉積選定材料之其他方法來沉積。虛設閘極層72可由對蝕刻隔離區域具有高蝕刻選擇性的其他材料形成。遮罩層74可包括例如氮化矽、氮氧化矽等。在此實例中，單個虛設閘極層72及單個遮罩層74可在N型區域50N及P型區域50P上形成。應注意，僅用於說明目的，虛設介電層70被示為僅覆蓋鰭狀物66及奈米結構55。在一些實施例中，可沉積虛設介電層70使得虛設介電層70覆蓋STI區域68，使得虛設介電層70在虛設閘極層72與STI區域68 之間延伸。
第6A圖至第21B圖圖示製造實施例裝置中的各種附加步驟。第6A圖至第21B圖圖示N型區域50N或P型區域50P任一者中的特徵。在第6A圖至第6C圖中，遮罩層74(見第5圖)可使用可接受的光微影方法及蝕刻方法來圖案化以形成遮罩78。隨後可將遮罩78之圖案轉移至虛設閘極層72及虛設介電層70，以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭狀物66之相應通道區域。遮罩78之圖案可用於將虛設閘極76中之每一者與相鄰虛設閘極76實體分離。虛設閘極76亦可具有實質上垂直於相應鰭狀物66之縱長方向的縱長方向。
在第7A圖至第7C圖中，第一間隔物層80及第二間隔物層82形成於第6A圖至第6C圖中所示之結構上方。隨後第一間隔物層80及第二間隔物層82將經圖案化以充當間隔物，用於形成自對準源極/汲極區域。在第7A圖至第7C圖中，第一間隔物層80形成於STI區域68之頂表面上；鰭狀物66、奈米結構55、及遮罩78之頂表面及側壁上；及虛設閘極76及虛設閘極介電質71之側壁上。第二間隔物層82沉積於第一間隔物層80上方。第一間隔物層80可使用諸如熱氧化之技術或藉由CVD、ALD等沉積之技術，而由氧化矽、氮化矽、氮氧化矽等形成。第二間隔物層82可由相比第一間隔物層80之材料具有不同蝕刻速率之材料形成，諸如氧化矽、氮化矽、氮氧化矽等， 並且可藉由CVD、ALD等沉積。
在形成第一間隔物層80之後，且在形成第二間隔物層82之前，可執行用於輕摻雜源極/汲極(lightly doped；LDD)區域(未單獨圖示)的植入。在具有不同裝置類型之實施例中，類似於上文在第4圖中論述的植入，諸如光阻之遮罩可形成於N型區域50N上方，同時暴露P型區域50P，並且適當類型(例如，P型)雜質可被植入進P型區域50P中的暴露的鰭狀物66及奈米結構55中。隨後可去除遮罩。隨後，諸如光阻之遮罩可形成於P型區域50P上方，同時暴露N型區域50N，並且適當類型(例如，N型)雜質可被植入進N型區域50N中的暴露的鰭狀物66及奈米結構55中。隨後可去除遮罩。N型雜質可為先前論述之N型雜質的任一種，且P型雜質可為先前論述之P型雜質的任一種。輕摻雜源極/汲極區域可具有範圍在約1x1015原子/cm3至約1x1019原子/cm3之間的雜質濃度。退火步驟可用於修復植入損壞並活化所植入的雜質。
在第8A圖至第8C圖中，第一間隔物層80及第二間隔物層82經蝕刻以形成第一間隔物81及第二間隔物83。如將在下文更詳細地論述，第一間隔物81及第二間隔物83用於自對準隨後形成的源極/汲極區域，及在後續處理期間保護鰭狀物66及/或奈米結構55的側壁。第一間隔物層80及第二間隔物層82可使用適當蝕刻製程，諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性 蝕刻製程(例如，乾式蝕刻製程)等來蝕刻。在一些實施例中，第二間隔物層82之材料具有不同於第一間隔物層80的蝕刻速率，使得第一間隔物層80可在圖案化第二間隔物層82時充當蝕刻停止層，且使得第二間隔物層82可在圖案化第一間隔物層80時充當遮罩。例如，第二間隔物層82可使用各向異性蝕刻製程來蝕刻，其中第一間隔物層80充當蝕刻停止層，其中第二間隔物層82之剩餘部分形成如第8B圖中所示的第二間隔物83。此後，第二間隔物83充當蝕刻第一間隔物層80之暴露部分時的遮罩，從而形成如第8B圖及第8C圖中所示的第一間隔物81。
如第8B圖中所示，第一間隔物81及第二間隔物83設置在鰭狀物66及/或奈米結構55之側壁上。如第8C圖中所示，在一些實施例中，第二間隔物層82可從與遮罩78、虛設閘極76、及虛設閘極介電質71相鄰之第一間隔物層80上方去除，且第一間隔物81設置在遮罩78、虛設閘極76、及虛設閘極介電質71之側壁上。在其他實施例中，第二間隔物層82之部分可保留在與遮罩78、虛設閘極76及虛設閘極介電質71相鄰的第一間隔物層80上方。
應注意，上述揭示內容大致描述了形成間隔物及LDD區域的製程。可使用其他製程及順序。例如，可使用更少或額外的間隔物，可使用不同的步驟順序(例如，在沉積第二間隔物層82之前圖案化第一間隔物81)，可形成及去除額外的間隔物，及/或類似者。此外，可使用不同 結構及步驟形成N型及P型裝置。
在第9A圖至第9C圖中，根據一些實施例，第一凹槽86形成於奈米結構55中。磊晶材料及磊晶源極/汲極區域將隨後在第一凹槽86中形成。第一凹槽86可延伸穿過第一奈米結構52及第二奈米結構54。如第9B圖中所示，STI區域68之頂表面與第一凹槽86之底表面齊平。在各種實施例中，可蝕刻奈米結構55，使得第一凹槽86之底表面設置在STI區域68之頂表面下方等。在一些實施例中，第一凹槽86亦可部分延伸穿過基板50。
第一凹槽86可藉由使用各向異性蝕刻製程(諸如RIE、NBE等)蝕刻奈米結構55而形成。第一間隔物81、第二間隔物83、及遮罩78在用於形成第一凹槽86之蝕刻製程期間遮蔽鰭狀物66、奈米結構55及基板50的部分。可使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55中之每一層。定時的蝕刻製程可用於在第一凹槽86達到期望深度之後停止蝕刻。
在第10圖中，蝕刻由第一凹槽86暴露的由第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64的層的側壁部分，以形成側壁凹槽88。儘管第一奈米結構52與側壁凹槽88相鄰的側壁在第10圖中被圖示為直的，但側壁亦可為凹的或凸的。側壁可使用各向同性蝕刻製程，諸如濕式蝕刻等來蝕刻。在第一奈米結構52包括例如矽鍺，及第二奈米結構54包括例如矽或碳化矽的實施例中，可使用具有氫氧化四甲銨(TMAH)、氫氧化銨 (NH4OH)等的乾式蝕刻製程以蝕刻第一奈米結構52的側壁。
在第11圖中，第一內部間隔物90在側壁凹槽88中形成。第一內部間隔物90可藉由在第10圖中所示結構上方沉積內部間隔物層(未單獨圖示)而形成。第一內部間隔物90充當隨後形成之源極/汲極區域與閘層堆疊120(隨後在第17E圖中所示)之間充當隔離特徵。如下文將更詳細地論述，磊晶源極/汲極區域及磊晶材料將在第一凹槽86中形成，而第一奈米結構52A、52B、52C及52D將用閘層堆疊120替換。
內部間隔物層可藉由保形沉積製程，諸如CVD、ALD等來沉積。內部間隔物層可包括諸如碳氮化矽(SiCN)或氮碳氧化矽(SiOCN)之材料。在其他實施例中，可利用氮化矽或氮氧化矽，或任何適當材料，諸如具有小於約3.5之介電常數值的低介電常數(low-dielectric constant；low-k)材料。隨後可各向異性地蝕刻內部間隔物層以形成第一內部間隔物90。儘管第一內部間隔物90之外側壁被圖示為與第二奈米結構54之側壁齊平，但第一內部間隔物90之外側壁可延伸超過第二奈米結構54或從第二奈米結構54之側壁凹陷。此外，儘管第一內部間隔物90之外側壁在第11圖中被圖示為直的，但第一內部間隔物90之外側壁可為凹的或凸的。內部間隔物層可藉由各向異性蝕刻製程，諸如RIE、NBE等來蝕刻。第一內部間隔物90可用於防止後續蝕刻製程對隨後形成的源極/汲極區域(第 12A圖至第12D圖中所示)的損壞，蝕刻製程例如用於形成閘層堆疊120(第17E圖中所示)的蝕刻製程。
在第12A圖至第12D圖中，磊晶源極/汲極區域92在區域50N與區域50P中的第一凹槽86中形成。磊晶源極/汲極區域92在第一凹槽86中形成，使得每個虛設閘極76設置在相應相鄰對的磊晶源極/汲極區域92之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區域92與虛設閘極76分離適當橫向距離，使得磊晶源極/汲極區域92不會使隨後形成的奈米FET的閘極短路。第一內部間隔物90亦可用於將磊晶源極/汲極區域92與虛設閘極76分離，並防止磊晶源極/汲極區域92與後續形成的閘層堆疊120之間的短路。
磊晶源極/汲極區域92可藉由在第一凹槽86中磊晶生長任何可接受材料形成。NMOS區域中的磊晶源極/汲極區域92可包括任何可接受材料，諸如適於N型奈米FET的材料。例如，磊晶源極/汲極區域92可包括將拉伸應變施加在通道層中的材料，諸如矽、碳化矽、鄰摻雜碳化矽、磷化矽等。PMOS區域中的磊晶源極/汲極區域92可包括任何可接受材料，諸如適於P型奈米FET的材料。例如，磊晶源極/汲極區域92可包括將壓縮應變施加在通道層中的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫等。磊晶源極/汲極區域92可具有從多層堆疊64之相應表面凸起的表面且可具有刻面(facet)。在一些實施例中，磊晶源極/汲極區域92之材料亦可經選擇以將期望應力施加在 多層堆疊64之通道層上，從而提高效能。例如，應注意到，對於N型奈米FET，施加拉伸應力的材料可能有益，而對於P型奈米FET，施加壓縮應力的材料可能有益。
由於磊晶製程用於在區域50N及區域50P中形成磊晶源極/汲極區域92，磊晶源極/汲極區域92之上表面具有向外橫向延伸超過鰭狀物66之側壁的刻面(facet)。在一些實施例中，這些刻面(facet)導致同一奈米FET之相鄰磊晶源極/汲極區域92合併，如第12B圖所示。在其他實施例中，相鄰磊晶源極/汲極區域92在磊晶製程完成之後保持分離，如第12C圖圖示。在第12B圖及第12C圖中所示的實施例中，第一間隔物81及第二間隔物83被形成為覆蓋鰭狀物66之側壁的一部分，此部分在STI區域68上方延伸，從而阻止磊晶生長。在一些其他實施例中，用於形成第一間隔物81及第二間隔物83之間隔物蝕刻可經調節以去除間隔物材料，以允許磊晶生長的區域延伸至STI區域68的表面。
磊晶源極/汲極區域92、及/或多層堆疊64可植入摻雜劑以形成源極/汲極區域，類似於先前論述之用於形成輕摻雜源極/汲極區域的製程，隨後進行退火。源極/汲極區域之雜質濃度可在約1019原子/cm3至約1021原子/cm3之範圍中。源極/汲極區域之N型及/或P型雜質可為上述雜質中之任一者。在一些實施例中，磊晶源極/汲極區域92可在生長期間被原位摻雜。
在第13A圖及第13B圖中，第一層間介電 (interlayer dielectric；ILD)96沉積在第12A圖至第12D圖中所示的結構上方。第一ILD 96可由介電材料形成，並可藉由任何適當方法，諸如CVD、電漿增強CVD(PECVD)、或FCVD而沉積。介電材料可包括磷矽玻璃(phospho-silicate glass；PSG)、硼矽玻璃(boro-silicate glass；BSG)、硼摻雜磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜矽玻璃(undoped silicate glass；USG)等。可使用通過任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer；CESL)94設置在第一ILD96與磊晶源極/汲極區域92、遮罩78、第一間隔物81及第二間隔物83之間。CESL 94可包含介電材料，諸如氮化矽、氧化矽、氮氧化矽等，其具有與上層第一ILD 96之材料不同的蝕刻速率。
在第14A圖及第14B圖中，可執行諸如CMP之平面化製程以將第一ILD 96之頂表面與虛設閘極76或遮罩78之頂表面齊平。平面化製程亦可去除虛設閘極76上之遮罩78、及第一間隔物81沿遮罩78之側壁的部分。在平面化製程之後，虛設閘極76、第一間隔物81、及第一ILD 96之頂表面齊平。因此，透過第一ILD 96暴露虛設閘極76之頂表面。在一些實施例中，遮罩78可保留，在此情況下平面化製程使第一ILD 96之頂表面與遮罩78之頂表面、及第一間隔物81齊平。
在第15A圖及第15B圖中，在蝕刻步驟中去除虛 設閘極76、及遮罩78(若存在的話)，以形成凹槽98。凹槽98中虛設閘極介電質71的部分亦可被去除。在一些實施例中，僅去除虛設閘極76，並且虛設閘極介電質71保留，並被凹槽98暴露。在一些實施例中，虛設閘極介電質71被從晶粒之第一區域(例如，核心邏輯區域)中的凹槽98去除，並保留在晶粒之第二區域(例如，輸入/輸出區域)中的凹槽98中。在一些實施例中，虛設閘極76藉由各向異性乾式蝕刻製程去除。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，其選擇性蝕刻虛設閘極76，而不蝕刻第一ILD 96及第一間隔物81。每個凹槽98暴露及/或覆蓋多層堆疊64。多層堆疊64之部分設置在相鄰對磊晶源極/汲極區域92之間。在去除期間，虛設閘極介電質71可用作蝕刻虛設閘極76時的蝕刻停止層。虛設閘極介電質71可隨後在去除虛設閘極76之後被選擇性地去除。
在第16A圖及第16B圖中，第一奈米結構52A、52B、52C及52D從區域50N及區域50P去除。第一奈米結構52A、52B、52C及52D可藉由諸如濕式蝕刻、乾式蝕刻等之各向同性蝕刻製程而去除。用於去除第一奈米結構52A、52B、52C及52D的蝕刻劑可對第二奈米結構54A、54B、54C及54D之材料具有選擇性。第二奈米結構54A、54B、54C及54D隨後亦可分別稱為通道層54A、54B、54C及54D。在第一奈米結構52A、52B、52C及52D包含第一半導體材料(例如，SiGe等) 及第二奈米結構54A、54B、54C及54D包含第二半導體材料(例如，Si、SiC等)的實施例中，氟基蝕刻劑，諸如氟化氫(HF)、氟基氣體等可用於去除區域50N及區域50P中多層堆疊64的層。
第17A圖至第17C圖圖示第16A圖的區域56，其示出後續處理步驟以在凹槽98中保形地形成閘層堆疊120(後續在第17D圖至第17F圖中示出)。閘層堆疊120可圍繞第二奈米結構54A、54B、54C及54D中每一者及沿著凹槽98之側壁形成，其中閘層堆疊120包括介面介電材料121、閘介電材料123、功函數材料125、第一覆蓋材料127、及第二覆蓋材料129。閘層堆疊120之不同組成材料亦形成在鰭狀物66之暴露表面、STI區域68之上表面、第一ILD 96之頂表面上、CESL 94及第一間隔物81之頂表面及側壁上。
參看第17A圖，介面介電材料121及閘介電材料123依次形成在每個第二奈米結構54的周圍。介面介電材料121為適當介電材料，諸如藉由適當方法(諸如CVD、PVD、ALD、熱氧化等)形成的氧化矽。在一實施例中，介面介電材料121由透過熱氧化製程將第二奈米結構54(例如，矽)之外側部分轉換成氧化物(例如，氧化矽)而形成。在一實施例中，介面介電材料121之厚度範圍可在5Å至25Å之間。
在形成介面介電材料121之後，形成(例如，保形地)閘介電材料123圍繞每個第二奈米結構54及介面 介電材料121。根據一些實施例，閘介電材料123包含氧化矽、氮化矽、或其多層。在一些實施例中，閘介電材料123包括高介電常數介電材料，並且在這些實施例中，閘介電材料123可具有大於約7.0之介電常數值，並可包括Hf、Al、Zr、La、Mg、Ba、Ti、或Pb、或上述組合的金屬氧化物或矽化物。閘介電材料123之形成方法可包括分子束沉積(Molecular-Beam Deposition；MBD)、ALD、PECVD等。在一實施例中，閘介電材料123的厚度範圍可在7Å至30Å之間。
在第17B圖中，形成功函數材料125圍繞每個第二奈米結構54、及圍繞介面介電材料121及閘介電材料123。在正形成P型裝置(諸如，PMOS電晶體)的實施例中，功函數材料125可包含一或多種P型功函數材料(亦可稱為P型功函數金屬)，其包括TiN、TaN、TiAlN、TiSiN、其他適當P型功函數材料，或其組合。在正形成N型裝置(諸如，NMOS電晶體)的實施例中，功函數材料125可包含一或多種N型功函數材料(亦可稱為N型功函數金屬)，其包括TiAl、TaAl、其他適當N型功函數材料，或其組合。功函數值與功函數材料125之材料組成相關聯，因此，選擇此功函數材料以調諧其功函數值，從而在待形成的裝置中實現目標臨界電壓VTH。功函數材料125可藉由ALD、CVD、物理氣相沉積(PVD)、及/或其他適當製程而沉積。在一些實施例中，功函數材料125可為始終具有相同材料組成的單數層。例如，在形成P型 裝置的實施例中，功函數材料125可由TiN、TaN、TiAlN、TiSiN等形成，其厚度T1的範圍在3Å至25Å之間。舉另一實例，在形成N型裝置的實施例中，功函數材料125可包含TiAl、TaAl等，其厚度範圍在10Å至50Å之間。在一些實施例中，功函數材料125為包含兩層或更多層不同材料的多層結構。例如，在一實施例中，功函數材料125可藉由順序地沉積TiN、TaN、TiAlN、TiSiN、TiAl、TaAl或其類似者中的兩種或更多種材料而形成，其中所沉積材料彼此不同。在一實施例中，功函數材料125可藉由順序地沉積TiN、TaN、TiAlN、TiSiN、TiAl、TaAl或其類似者中的三種材料而形成，其中所沉積材料中之每一者與另一種所沉積材料不同。在一實施例中，功函數材料125可藉由順序地沉積TiN、TaN、TiAlN、TiSiN、TiAl、TaAl或其類似者中的第一材料、第二材料、及第三材料而形成，其中所沉積的第一材料與所沉積的第三材料相同，並且所沉積的第二材料與所沉積的第一材料及第三材料不同。
仍然參看第17B圖，在形成功函數材料125之後，形成(例如，保形地)第一覆蓋材料127圍繞第二奈米結構54中之每一者及圍繞介面介電材料121、閘介電材料123及功函數材料125。第一覆蓋材料127可包含一種半導體材料，諸如矽等。任何適當形成方法，諸如ALD、PVD、CVD等，可用於形成第一覆蓋材料127。在一實施例中，第一覆蓋材料127的厚度範圍T2可在5Å至30Å之間。 在一實施例中，含矽前驅物，諸如矽烷、乙矽烷等，可用於形成實質上純的矽作為第一覆蓋材料127。在一實施例中，第一覆蓋材料127為氧化矽，並且可藉由首先形成矽，隨後氧化所形成的矽以形成氧化矽作為第一覆蓋材料127而形成。在沉積第一覆蓋材料127之後，相鄰第二奈米結構54之間留有間隙，從而防止相鄰第二奈米結構54之間的第一覆蓋材料127合併及實體接觸。在一實施例中，第一覆蓋材料127為在第二奈米結構54中每一者的所有側面上具有基本上均勻厚度的相對保形層。例如，相鄰第二奈米結構54之間的第一位置處的第一覆蓋材料127的第一厚度T3與最上面的第二奈米結構54上方之第一覆蓋材料127的第二厚度T4的比率在0.25至2之範圍中。
在第17C圖中，圍繞第二奈米結構54中之每一者及圍繞介面介電材料121、閘介電材料123、功函數材料125及第一覆蓋材料127(例如，保形地)形成第二覆蓋材料129。第二覆蓋材料129可藉由ALD、CVD、物理氣相沉積(PVD)、及/或其他適當製程而沉積。在區域131中，第二覆蓋材料129可具有厚度T5。在一實施例中，第二覆蓋材料129可包含TiN，並且厚度T5可在3Å至25Å之間。在一實施例中，第二覆蓋材料129可為始終具有相同材料組成的單數層，並且可包含TaN、TiAlN、TiSiN、TiAl、TaAl等。在一些實施例中，第二覆蓋材料129可具有與功函數材料125相同的材料組成。例如，在功函數材料125包含TiN的實施例中，第二覆蓋材料 129同樣地包含TiN。舉另一實例，在功函數材料125包含TiAl的實施例中，第二覆蓋材料129同樣地包括TiAl。在其他實施例中，第二覆蓋材料129可包含與功函數材料125不同的材料。
在一些實施例中，第二覆蓋材料129為包含兩層或更多層不同材料的多層結構，且可包含TiN、TaN、TiAlN、TiSiN、TiAl、TaAl或其類似者中的多於一種材料。例如，在一實施例中，第二覆蓋材料129可藉由順序地沉積TiN、TaN、TiAlN、TiSiN、TiAl、TaAl或其類似者中的兩種或更多種材料而形成，其中所沉積材料彼此不同。在一實施例中，第二覆蓋材料129可藉由順序地沉積TiN、TaN、TiAlN、TiSiN、TiAl、TaAl或其類似者中的三種材料而形成，其中所沉積材料中之每一者與另一種所沉積材料不同。在一實施例中，第二覆蓋材料129可藉由順序地沉積TiN、TaN、TiAlN、TiSiN、TiAl、TaAl或其類似者中的第一材料、第二材料及第三材料而形成，其中所沉積的第一材料與所沉積的第三材料相同，及所沉積的第二材料與所沉積的第一材料及第三材料不同。
仍然參看第17C圖，可在相鄰第二奈米結構54之間沉積第二覆蓋材料129，直到其合併在一起(例如，彼此實體接觸)，從而填充相鄰第二奈米結構54之間的剩餘間隙並形成接縫135。例如，在第17C圖及第17E圖中所示的區域132中，其為相鄰第二奈米結構54之間的 區域，閘層堆疊120(例如，由介面介電材料121、閘介電材料123、功函數材料125、第一覆蓋材料127、及第二覆蓋材料129組成)完全填充相鄰第二奈米結構54之間的間隙。因而，後續形成的填充材料(後續在第18A圖及第18B圖中示出)並不延伸進相鄰第二奈米結構54之間的間隙中。換言之，相鄰第二奈米結構54之間的間隙不含後續形成的閘電極填充材料。第17F圖圖示與第17E圖相同的橫剖面中的區域132的細節圖。因此區域132中兩個相鄰第二奈米結構54之間的材料列表按下列順序包含：介面介電材料121、閘介電材料123、功函數材料125、第一覆蓋材料127、(合併的)第二覆蓋材料129、第一覆蓋材料127、功函數材料125、閘介電材料123、及介面介電材料121。
此外在第17C圖中，區域131中第二覆蓋材料129具有厚度T5，而在區域132中，(合併的)第二覆蓋材料129的厚度T6大於厚度T5。此是因為，如上文論述，在區域132中，圍繞兩個相鄰第二奈米結構54的閘層堆疊120合併(例如，實體接觸)並形成更厚(合併的)閘層堆疊120。另外，因為相鄰第二奈米結構54之間的第二覆蓋材料129合併在一起，所以相鄰第二奈米結構54(例如，區域132中)之間(合併的)第二覆蓋材料129比其他位置處的第二覆蓋材料129更厚，諸如最上面的第二奈米結構54(例如，區域131中)上方，或沿著第二奈米結構54之側壁的第二覆蓋材料。因為(合併的)第二 覆蓋材料129將圍繞第二奈米結構54的第一覆蓋材料127及功函數材料125與圍繞相鄰第二奈米結構54的第一覆蓋材料127及功函數材料125分離，此舉允許圍繞每個相應第二奈米結構54的第一覆蓋材料127與功函數材料125保持共形且具有基本上均勻的厚度(例如，在製造製程的限制內均勻)。因此，區域132中功函數材料125之厚度T1與第一覆蓋材料127之厚度T2的總和基本上等於區域131中功函數材料125之厚度T1與第一覆蓋材料127之厚度T2的總和。
優勢可藉由以下步驟實現：圍繞功函數材料125(其圍繞兩個相鄰第二奈米結構54中之每一者)形成第一覆蓋材料127，之後圍繞第一覆蓋材料127形成第二覆蓋材料129。此些優勢包括防止兩個相鄰第二奈米結構54中之每一者的第一覆蓋材料127合併在一起，並允許所有位置處的第一覆蓋材料127及功函數材料125的厚度更加均勻，從而降低臨界電壓VTH變化並提高裝置效能。
在第1圖至第17F圖中所示的上述實施例中，第二奈米結構54可為具有圓形、矩形的橫剖面的奈米片。在第17G圖中，圖示了替代實施例，其中第二奈米結構54A、54B、54C及54D可為具有具半徑R1的圓形橫剖面的奈米線。除非另外指出，此實施例中相同元件符號表示第17A圖至第17F圖中所示的藉由相同製程形成的類似部件。因此，製程步驟及適當的材料在此不再贅述。以上述在第17A圖至第17F圖中描述的類似方式，圍繞第二奈米結構54A、 54B、54C及54D中之每一者形成閘層堆疊120。閘層堆疊120包括介面介電材料121、閘介電材料123、功函數材料125、第一覆蓋材料127、及第二覆蓋材料129。另外在第17G圖中，區域133中的第二覆蓋材料129具有厚度T7，而在區域134中，(合併的)第二覆蓋材料129的厚度T8大於厚度T7。此是因為，如上文論述，在第17A圖至第17F圖中，圍繞兩個相鄰第二奈米結構54的閘層堆疊120合併(例如，實體接觸)並形成更厚(合併的)閘層堆疊120。另外，因為相鄰第二奈米結構54之間的第二覆蓋材料129合併在一起，所以相鄰第二奈米結構54(例如，區域134中)之間(合併的)第二覆蓋材料129比其他位置處的第二覆蓋材料129更厚，諸如最上面的第二奈米結構54(例如，區域133中)上方，或沿著第二奈米結構54之側壁的第二覆蓋材料。因為(合併的)第二覆蓋材料129將圍繞第二奈米結構54的第一覆蓋材料127及功函數材料125與圍繞相鄰第二奈米結構54的第一覆蓋材料127及功函數材料125分離，此舉允許第一覆蓋材料127與功函數材料125圍繞每個相應第二奈米結構54保持共形且具有基本上均勻的厚度(例如，在製造製程的限制內均勻)。因此，區域133中功函數材料125之厚度T9與第一覆蓋材料127之厚度T10的總和基本上等於區域134中功函數材料125之厚度T9與第一覆蓋材料127之厚度T10的總和。
優勢可藉由以下步驟實現：圍繞功函數材料125 (其圍繞兩個相鄰第二奈米結構54中之每一者)形成第一覆蓋材料127，之後圍繞第一覆蓋材料127形成第二覆蓋材料129。此些優勢包括防止兩個相鄰第二奈米結構54中之每一者的第一覆蓋材料127合併在一起，並允許所有位置處的第一覆蓋材料127及功函數材料125的厚度更加均勻。另外，所揭示方法降低臨界電壓VTH變化，從而提高裝置效能。
在第18A圖及第18B圖中，閘電極102分別沉積在閘層堆疊120上方，並填充凹槽98之剩餘部分。閘電極102可包含含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述組合，或其多層。例如，儘管第18A圖及第18B圖中所示單層閘電極102，但閘電極102可包括任意數目的襯墊層及填充材料。閘電極102可藉由ALD、CVD、PVD、其類似者、或其組合而形成。在一些實施例中，閘電極102可藉由ALD，之後進行PVD來形成。
在填充凹槽98之後，可執行諸如CMP之平面化製程，以去除閘層堆疊120之多餘部分及閘電極102之材料，其中多餘部分在第一ILD 96之頂表面上方。閘電極102及閘層堆疊120之材料的剩餘部分因而形成所得奈米FET的置換閘極。
區域50N及區域50P中閘層堆疊120的形成可同時發生，使得每個區域中的閘層堆疊120由相同材料形成，且閘電極102之形成可同時發生，使得每個區域中閘 電極102由相同材料形成。在一些實施例中，每個區域中閘層堆疊120可藉由不同製程形成，使得閘層堆疊120可為不同材料，及/或每個區域中閘電極102可藉由不同製程形成，使得閘電極102可為不同材料。各種遮蔽步驟可在使用不同製程時用於遮蔽及暴露適當區域。
在第19A圖及第19B圖中，第二ILD 106沉積在第一ILD 96上方。在一些實施例中，第二ILD 106為藉由可流動CVD方法形成的流動膜。在一些實施例中，第二ILD 106由介電材料，諸如PSG、BSG、BPSG、USG等形成，及可藉由任何適當方法，諸如CVD、PECVD等而沉積。根據一些實施例，在形成第二ILD 106之前，凹陷閘層堆疊120及閘電極102，以在第一間隔物81的相對部分之間直接形成凹槽。包含一或多層介電材料，諸如氮化矽、氮氧化矽等的閘遮罩104填充在凹槽中，之後進行平面化製程以去除介電材料在第一ILD 96上方延伸的多餘部分。隨後形成的閘接點(諸如閘接點114，如下文第21A圖及第21B圖論述)穿透閘遮罩104以接觸凹陷的閘電極102的頂表面。
在第20A圖及第20B圖中，形成用於閘接點114(隨後在第21A圖及第21B圖中所示)之開口108穿過第二ILD 106及閘遮罩104，且形成用於源極/汲極接點112(隨後在第21A圖及第21B圖中所示)之開口109穿過第二ILD 106及第一ILD 96。開口108及109可使用可接受的光微影及蝕刻技術而形成。開口108可暴露 閘結構之表面，且開口109可暴露磊晶源極/汲極區域92之表面。矽化物區域110藉由以下步驟而在磊晶源極/汲極區域92上方形成：首先在磊晶源極/汲極區域92之暴露部分上方沉積能夠與底層磊晶源極/汲極區域92之半導體材料(例如，矽、矽鍺、鍺)反應的金屬(未單獨圖示)以形成矽化物或鍺化物區域，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他高熔點金屬、稀土金屬或其合金，隨後執行熱退火製程以形成第一矽化物區域110。所沉積金屬的未反應部分隨後例如藉由蝕刻製程去除。
在第21A圖及第21B圖中，在開口108及109中形成諸如擴散阻障層、黏附層等的襯墊、及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行諸如CMP之平面化製程以從第二ILD 106之表面去除多餘材料。剩餘襯墊及導電材料在開口108中形成閘接點114，並在開口109中形成源極/汲極接點112。閘接點114被實體及電耦接至閘電極102，及源極/汲極接點112被實體及電耦接至磊晶源極/汲極區域92。
本揭示案之實施例具有一些有利特徵。此些實施例包括圍繞奈米FET之第一奈米片的功函數材料形成第一覆蓋材料，及圍繞奈米FET之第二奈米片的功函數材料形成第一覆蓋材料。隨後，圍繞奈米FET之第一奈米片的第一覆蓋材料形成第二覆蓋材料，及圍繞奈米FET之第二奈米片的第一覆蓋材料形成第二覆蓋材料。第一奈米片與第二 奈米片彼此相鄰。第二覆蓋材料捲繞第一覆蓋材料及功函數材料，此功函數材料環繞第一奈米片。第二覆蓋材料捲繞第一覆蓋材料及功函數材料，此功函數材料環繞第二奈米片。圍繞奈米FET之第一奈米片的第二覆蓋材料與圍繞奈米FET之第二奈米片的第二覆蓋材料合併。本文揭示之一或多個實施例可防止圍繞第一奈米片之功函數材料的第一覆蓋材料及圍繞第二奈米片之功函數材料的第一覆蓋材料合併在一起，且允許所有位置處的第一覆蓋材料及功函數材料的厚度更均勻。另外，所揭示方法降低臨界電壓VTH變化，從而提高所形成裝置的效能。
根據一實施例，一種半導體裝置包括：基板上之源極/汲極區域；源極/汲極區域之間的奈米片；及在基板上且在源極/汲極區域之間的閘結構，此閘結構包括圍繞奈米片之每一者的閘介電材料；圍繞閘介電材料之功函數材料；圍繞功函數材料之第一覆蓋材料；圍繞第一覆蓋材料之第二覆蓋材料，其中第二覆蓋材料在奈米片之間的第一位置處相比沿奈米片之側壁的第二位置處更厚；及第二覆蓋材料上方的閘填充材料。在一實施例中，功函數材料及第二覆蓋材料均包括氮化鈦、氮化鉭、氮化鋁、氮化矽鈦、鈦鋁、鉭鋁、或上述組合。在一實施例中，功函數材料及第二覆蓋材料不同。在一實施例中，功函數材料及第二覆蓋材料相同。在一實施例中，在第一位置處，第二覆蓋材料之頂表面及底表面與第一覆蓋材料實體接觸。在一實施例中，第一覆蓋材料在第一位置處的第一厚度與第一覆蓋材 料在最上面的奈米片上的第二厚度的比率在0.25至2之範圍中。在一實施例中，最上面的奈米片之底表面與最上面的奈米片下方之第二奈米片的頂表面之間的間隙不含閘填充材料。
根據一實施例，一種半導體裝置包括：半導體基板上方之閘結構；在半導體基板上方且在閘結構之相對側上的源極/汲極區域；及設置在源極/汲極區域之間且在半導體基板上方的第一通道層及第二通道層，其中第一通道層在第二通道層與半導體基板之間，其中閘結構包括圍繞第一通道層及圍繞第二通道層的閘介電材料；圍繞閘介電材料之功函數材料；圍繞功函數材料之第一覆蓋材料，其中第一覆蓋材料包含半導體材料，其中第一覆蓋材料之第一部分設置在第一通道層周圍，其中第一覆蓋材料之第二部分設置在第二通道層周圍；圍繞第一覆蓋材料之第二覆蓋材料，其中第二覆蓋材料將第一覆蓋材料之第一部分與第一覆蓋材料之第二部分實體分離；及閘填充材料。在一實施例中，半導體裝置進一步包括在第一通道層之第一端部與第二通道層之第二端部之間的內部間隔物，其中閘介電材料、功函數材料、第一覆蓋材料、及第二覆蓋材料完全填充內部間隔物之間的間隙。在一實施例中，第一覆蓋材料包含矽。在一實施例中，第一通道層及第二通道層中的每一者包括具有圓形橫剖面的奈米線。在一實施例中，功函數材料包括氮化鈦或鈦鋁，第一覆蓋材料包括矽，及第二覆蓋材料包括氮化鈦或鈦鋁。在一實施例中，功函數材 料及第二覆蓋材料相同。在一實施例中，第二覆蓋材料包括彼此不同的至少三種材料。在一實施例中，半導體裝置進一步包括在閘介電材料與第一通道層之間且在閘介電材料與第二通道層之間的介面介電材料，其中介面介電材料、閘介電材料、功函數材料、第一覆蓋材料、及第二覆蓋材料填充第一通道層與第二通道層之間的間隙。
根據一實施例，形成半導體裝置之方法包括：在基板上形成源極/汲極區域；在基板上方形成第一奈米片及第二奈米片，第一奈米片設置在基板與第二奈米片之間；圍繞第一奈米片及第二奈米片沉積閘介電材料；圍繞閘介電材料沉積功函數材料，其中功函數材料之第一部分沿第一奈米片遠離基板的第一表面延伸，且功函數材料之第二部分沿第二奈米片面向基板的第二表面延伸；圍繞功函數材料形成第一覆蓋材料；圍繞第一覆蓋材料形成第二覆蓋材料；其中第一覆蓋材料及第二覆蓋材料填充功函數材料之第一部分與第二部分之間的縫隙；及在第一奈米片及第二奈米片上方形成閘填充材料。在一實施例中，功函數材料之第一部分與第二部分之間的縫隙不含閘填充材料。在一實施例中，第一覆蓋材料包括矽。在一實施例中，第二覆蓋材料包括氮化鈦或鈦鋁。在一實施例中，方法進一步包括：透過熱氧化製程將第一奈米片及第二奈米片之外側部分轉換成氧化物，以圍繞第一奈米片及第二奈米片形成介面介電材料。
上文概述了幾個實施例的特徵，以便熟習本領域者 可更好地理解本揭示的各個態樣。熟習本領域者應當理解，其可容易地使用本揭示實施例作為設計或修改其他製程及結構的基礎，以實現本文介紹的實施例的相同目的和/或實現其相同優點。熟習本領域者還應認識到，此類等效構造不脫離本揭示實施例之精神及範疇，並且其可在不脫離本揭示實施例之精神及範疇的情況下對本文進行各種改變、替換及變更。
54:第二奈米結構
56:區域
120:閘層堆疊
121:介面介電材料
123:閘介電材料
125:功函數材料
127:第一覆蓋材料
129:第二覆蓋材料
131:區域
132:區域
135:接縫
T5:厚度
T6:厚度

Claims (10)

  1. 一種半導體裝置，包括：複數個源極/汲極區域，在一基板上方；複數個奈米片，在該複數個源極/汲極區域之間；及一閘結構，在該基板上方且在該複數個源極/汲極區域之間，該閘結構包括：一閘介電材料，圍繞該複數個奈米片中之每一個；一功函數材料，圍繞該閘介電材料；一第一覆蓋材料，圍繞該功函數材料；一第二覆蓋材料，圍繞該第一覆蓋材料，其中該第二覆蓋材料在該複數個奈米片之間的一第一位置處比沿該複數個奈米片之一側壁的一第二位置處更厚，且在該第一位置該第二覆蓋材料之一頂表面及一底表面與該第一覆蓋材料實體接觸；及一閘填充材料，在該第二覆蓋材料上方。
  2. 如請求項1所述之半導體裝置，其中在該第一位置處的該第一覆蓋材料的一第一厚度與該第一覆蓋材料最上面的該奈米片上的一第二厚度的比率在0.25至2之範圍中。
  3. 如請求項1所述之半導體裝置，其中一最上面的奈米片之一底表面與該最上面的奈米片下方之一第二奈米片的一頂表面之間的一間隙不含該閘填充材料。
  4. 一種半導體裝置，包括：一閘結構，在一半導體基板上方；複數個源極/汲極區域，在該半導體基板上方且在該閘結構之相對側上；及一第一通道層及一第二通道層，設置在該複數個源極/汲極區域之間且在該半導體基板上方，其中該第一通道層在該第二通道層與該半導體基板之間，其中該閘結構包括：一閘介電材料，圍繞該第一通道層且圍繞該第二通道層；一功函數材料，圍繞該閘介電材料；一第一覆蓋材料，圍繞該功函數材料，其中該第一覆蓋材料包括一半導體材料，其中該第一覆蓋材料之一第一部分設置在該第一通道層周圍，其中該第一覆蓋材料之一第二部分設置在該第二通道層周圍；一第二覆蓋材料，圍繞該第一覆蓋材料，其中該第二覆蓋材料將該第一覆蓋材料之該第一部分與該第一覆蓋材料之該第二部分實體分離；及一閘填充材料，在該第二覆蓋材料上方。
  5. 如請求項4所述之半導體裝置，其中該功函數材料包括氮化鈦或鈦鋁，該第一覆蓋材料包括矽，及該第二覆蓋材料包括氮化鈦或鈦鋁。
  6. 如請求項4所述之半導體裝置，其中該第二覆蓋材料由至少三種彼此不同的材料組成。
  7. 如請求項4所述之半導體裝置，進一步包含在該閘介電材料與該第一通道層之間且在該閘介電材料與該第二通道層之間的一介面介電材料，其中該介面介電材料、該閘介電材料、該功函數材料、該第一覆蓋材料、及該第二覆蓋材料填充該第一通道層與該第二通道層之間的一間隙。
  8. 一種形成半導體裝置的方法，該方法包括：在一基板上方形成複數個源極/汲極區域；在該基板上方形成一第一奈米片及一第二奈米片，該第一奈米片設置在該基板與該第二奈米片之間；圍繞該第一奈米片與該第二奈米片沉積一閘介電材料；圍繞該閘介電材料沉積一功函數材料，其中該功函數材料之一第一部分沿該第一奈米片遠離該基板之一第一表面延伸，且該功函數材料之一第二部分沿該第二奈米片面向該基板之一第二表面延伸；圍繞該功函數材料形成一第一覆蓋材料；圍繞該第一覆蓋材料形成一第二覆蓋材料；其中該第一覆蓋材料及該第二覆蓋材料填充該功函數材料之該第一部分與該第二部分之間的一縫隙；及在該第一奈米片與該第二奈米片上方形成一閘填充材 料。
  9. 如請求項8所述之方法，其中該功函數材料之該第一部分與該第二部分之間的該縫隙不含該閘填充材料。
  10. 如請求項8所述之方法，進一步包括：透過一熱氧化製程將該第一奈米片及該第二奈米片之一外部部分轉換成一氧化物，以圍繞該第一奈米片及該第二奈米片形成一介面介電材料。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210118683A1 (en) * 2019-02-27 2021-04-22 International Business Machines Corporation Confined work function material for gate-all around transistor devices
TW202117859A (zh) * 2019-10-30 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置
TW202117927A (zh) * 2019-10-30 2021-05-01 台灣積體電路製造股份有限公司 積體晶片
TW202119620A (zh) * 2019-10-31 2021-05-16 台灣積體電路製造股份有限公司 積體電路晶片

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10622356B2 (en) 2016-01-19 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10297508B2 (en) 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102571567B1 (ko) 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자
US11038029B2 (en) 2018-11-08 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11031291B2 (en) 2018-11-28 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US11164796B2 (en) 2019-03-14 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
KR20220023426A (ko) * 2020-08-21 2022-03-02 삼성전자주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210118683A1 (en) * 2019-02-27 2021-04-22 International Business Machines Corporation Confined work function material for gate-all around transistor devices
TW202117859A (zh) * 2019-10-30 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置
TW202117927A (zh) * 2019-10-30 2021-05-01 台灣積體電路製造股份有限公司 積體晶片
TW202119620A (zh) * 2019-10-31 2021-05-16 台灣積體電路製造股份有限公司 積體電路晶片

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