TW202119620A - 積體電路晶片 - Google Patents

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黃懋霖
朱龍琨
徐崇威
余佳霓
江國誠
王志豪
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台灣積體電路製造股份有限公司
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Abstract

本揭露關於一種包括佈置在基板上方的第一、第二和第三奈米片場效電晶體(NSFET)的積體電路晶片。第一NSFET有第一臨界電壓且包括嵌入在第一閘極電極層中的第一奈米片通道結構。第一奈米片通道結構從第一源極/汲極區延伸到第二源極/汲極區。第二NSFET有第二臨界電壓且包括嵌入在第二閘極電極層中的第二奈米片通道結構。第二奈米片通道結構從第三源極/汲極區延伸到第四源極/汲極區。第三NSFET有第三臨界電壓且包括嵌入在第三閘極電極層中的第三奈米片通道結構。第三奈米片通道結構從第五源極/汲極區延伸到第六源極/汲極區。

Description

積體電路晶片
半導體工業界藉由減小最小特徵尺寸及/或將電子裝置彼此靠近佈置來繼續提高各種電子裝置(例如：電晶體、二極體、電阻、電容等)的整合密度，這允許將更多部件整合到給定區域中。舉例來說，包括垂直佈置的奈米片通道結構的奈米片場效電晶體(nanosheet field effect transistor；NSFET)，其中多個閘極圍繞每一個奈米片通道結構以減小裝置面積並增加裝置控制。
本揭露係關於一種積體電路晶片，特別是增加裝置密度的積體電路晶片。
本揭露提供一種積體電路晶片。積體電路晶片包括第一奈米片場效電晶體、第二奈米片場效電晶體、第三奈米片場效電晶體。第一奈米片場效電晶體佈置在基板上方，並且具有第一臨界電壓。第一奈米片場效電晶體包括第一閘極電極層和複數第一奈米片通道結構。第一閘極電極層從第一源極/汲極區延伸到第二源極/汲極區。第一奈米片通道結構嵌入在第一閘極電極層中，並且從第一源極/汲極區延伸到第二源極/汲極區。第二奈米片場效電晶體橫向佈置在第一奈米片場效電晶體旁邊且在基板上方，並且具有與第一臨界電壓不同的第二臨界電壓。第二奈米片場效電晶體包括第二閘極電極層和複數第二奈米片通道結構。第二閘極電極層從第三源極/汲極區延伸到第四源極/汲極區。第二奈米片通道結構嵌入在第二閘極電極層中，並且從第三源極/汲極區延伸到第四源極/汲極區。第三奈米片場效電晶體橫向佈置在第二奈米片場效電晶體旁邊且在基板上方，並且具有與第二臨界電壓不同的第三臨界電壓。第三奈米片場效電晶體包括第三閘極電極層和複數第三奈米片通道結構。第三閘極電極層從第五源極/汲極區延伸到第六源極/汲極區。第三奈米片通道結構嵌入在第三閘極電極層中，並且從第五源極/汲極區延伸到第六源極/汲極區。
本揭露提供一種積體電路晶片。積體電路晶片包括第一奈米片場效電晶體、第二奈米片場效電晶體、第三奈米片場效電晶體。第一奈米片場效電晶體包括第一奈米片通道結構、第二奈米片通道結構、第一閘極電極層。第一奈米片通道結構佈置在基板上方。第二奈米片通道結構直接佈置在第一奈米片通道結構上方，並且從第一源極/汲極區平行地延伸到第二源極/汲極區。第一閘極電極層連續地圍繞第一奈米片通道結構和第二奈米片通道結構，並且直接佈置在第一奈米片通道結構和第二奈米片通道結構之間。第二奈米片場效電晶體包括第三奈米片通道結構、第四奈米片通道結構、第二閘極電極層。第三奈米片通道結構佈置在基板上方。第四奈米片通道結構直接佈置在第三奈米片通道結構上方，並且從第三源極/汲極區平行地延伸到第四源極/汲極區。第二閘極電極層連續地圍繞第三奈米片通道結構和第四奈米片通道結構，並且直接佈置在第三奈米片通道結構和第四奈米片通道結構之間，其中第二閘極電極層包括與第一閘極電極層不同的材料。第三奈米片場效電晶體包括第五奈米片通道結構、第六奈米片通道結構、第三閘極電極層。第五奈米片通道結構佈置在基板上方。第六奈米片通道結構直接佈置在第五奈米片通道結構上方，並且從第五源極/汲極區平行地延伸到第六源極/汲極區。第三閘極電極層連續地圍繞第五奈米片通道結構和第六奈米片通道結構，並且直接佈置在第五奈米片通道結構和第六奈米片通道結構之間，其中第三閘極電極層包括與第一閘極電極層和第二閘極電極層不同的材料。
本揭露提供一種積體電路晶片的形成方法。積體電路晶片的形成方法包括在基板上方形成第一奈米片通道結構和第二奈米片通道結構，並且第一奈米片通道結構和第二奈米片通道結構在第一源極/汲極區和第二源極/汲極區之間平行地延伸，其中第二奈米片通道結構直接佈置在第一奈米片通道結構上方；在基板上方形成第三奈米片通道結構和第四奈米片通道結構，第三奈米片通道結構和第四奈米片通道結構橫向佈置在第一奈米片通道結構和第二奈米片通道結構旁邊，並且在第三源極/汲極區和第四源極/汲極區之間平行地延伸，其中第四奈米片通道結構直接佈置在第三奈米片通道結構上方；在第一奈米片通道結構、第二奈米片通道結構、第三奈米片通道結構以及第四奈米片通道結構上方和之間形成冗餘罩幕層；從第一奈米片通道結構、第二奈米片通道結構、第三奈米片通道結構以及第四奈米片通道結構中移除冗餘罩幕層的複數部分以形成冗餘罩幕結構，冗餘罩幕結構直接佈置在第三奈米片通道結構和第四奈米片通道結構之間並且直接佈置在第三奈米片通道結構和基板之間；形成圍繞第一奈米片通道結構和第二奈米片通道結構並且在第三奈米片通道結構和第四奈米片通道結構上方的第一閘極電極層；使用罩幕結構覆蓋第一奈米片通道結構和第二奈米片通道結構；從第三奈米片通道結構和第四奈米片通道結構移除第一閘極電極層；移除冗餘罩幕結構；移除罩幕結構；以及形成圍繞第三奈米片通道結構和第四奈米片通道結構的第二閘極電極層。
本揭露提供許多不同的實施例或範例以實施本揭露的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
在一些實施例中，奈米片場效電晶體(NSFET)可以包括奈米片通道結構，其從第一源極/汲極區平行地延伸到第二源極/汲極區。奈米片通道結構可以被閘極電極層連續地圍繞以形成閘極電極結構。因此，可以藉由在閘極電極結構上施加超過NSFET的臨界電壓的偏壓，將奈米片通道結構“開啟(ON)”以允許移動電荷載子從第一源極/汲極區行進到第二源極/汲極區。
NSFET的臨界電壓取決於閘極電極結構的功函數，其可以由閘極電極層的材料、閘極電極層的摻雜濃度、閘極介電層的雙極工程(dipole engineering)及/或閘極電極結構的長度來控制。然而，在NSFET裝置中，奈米片通道結構之間的垂直間隔可能會限制閘極介電層摻雜的有效性，並且雙極工程可能無法提供足夠大的功函數變化。此外，奈米片通道結構之間的垂直間隔和製程限制可以減少閘極電極結構中閘極電極層的數量。因此，在一些實施例中，增加奈米片通道結構之間的垂直間隔以在閘極電極結構中容納更多的閘極電極層，以實現閘極電極結構的期望功函數。然而，增加奈米片通道結構之間的垂直間隔不利地增加了NSFET裝置的整體高度。舉例來說，在靜態隨機存取記憶體(static random access memory；SRAM)裝置中，一個SRAM單元包括至少4個晶體管，並因此每一個電晶體的間距的增加會顯著增加每一個SRAM單元的尺寸，從而影響SRAM裝置的每空間儲存能力(storage per space capability)。
本揭露的各種實施例針對一種在具有第二閘極電極結構的第二NSFET旁邊形成具有第一閘極電極結構的第一NSFET，並且在具有第三閘極電極結構的第三NSFET旁邊形成第二NSFET，而不犧牲裝置密度的方法。在一些實施例中，第一閘極電極結構可以包括連續地圍繞第一NSFET的第一奈米片通道結構的第一閘極電極層；第二閘極電極結構可以包括連續地圍繞第二NSFET的第二奈米片通道結構的第二閘極電極層；以及第三閘極電極結構可以包括連續地圍繞第三NSFET的第三奈米片通道結構的第三閘極電極層，其中第一、第二和第三閘極電極層彼此不同。
在形成至少第一、第二和第三NSFET的一些實施例中，第一冗餘罩幕結構可以直接形成在第一NSFET的第一奈米片通道結構之間；第二冗餘罩幕結構可以直接形成在第二NSFET的第二奈米片通道結構之間；以及第三冗餘罩幕結構可以直接形成在第三NSFET的第三奈米片通道結構之間。在一些實施例中，可以移除第一冗餘罩幕結構，並且可以在第一、第二和第三奈米片通道結構上方形成第一閘極電極層。接著，可以從第二和第三奈米片通道結構選擇性地移除第一閘極電極層。第二和第三冗餘罩幕結構防止垂直在第二奈米片通道結構之間以及垂直在第三奈米片通道結構之間形成第一閘極電極層，從而減小了要從第二和第三奈米片通道結構移除的第一閘極電極層的最大尺寸，以防止在第一奈米片通道結構上無意中過度蝕刻第一閘極電極層。此方法可以繼續在第二奈米片通道結構上形成第二閘極電極層，並且在第三奈米片通道結構上形成第三閘極電極層，其中第二及/或第三冗餘罩幕結構有助於防止第二及/或第三閘極電極層的過度蝕刻。因此，由於第一、第二和第三冗餘罩幕結構，可以在第二NSFET旁邊橫向形成第一NSFET，並且可以在第二NSFET旁邊橫向形成第三NSFET，而不犧牲裝置密度或裝置可靠性。
第1圖顯示了佈置在第一奈米片場效電晶體(NSFET)和第三NSFET之間的第二NSFET的一些實施例的示意圖100，其中第一、第二和第三NSFET具有不同的臨界電壓。
示意圖100顯示了佈置在基板108上的第一NSFET 102、第二NSFET 104和第三NSFET 106。應理解在某些情況下，NSFET(例如：第一NSFET 102、第二NSFET 104、第三NSFET 106)也可以被稱為環繞式閘極(gate-all-around)FET、閘極環繞電晶體(gate surrounding transistor)、多橋通道(multi-bridge channel；MBC)電晶體、奈米線FET等。在一些實施例中，基板108包括第一鰭片結構112、第二鰭片結構114和第三鰭片結構116，其從基板108通過下部隔離結構110a突出。在一些實施例中，第二鰭片結構114被佈置在第一鰭片結構112和第三鰭片結構116之間，並且第一鰭片結構112、第二鰭片結構114和第三鰭片結構116藉由下部隔離結構110a彼此間隔。
在一些實施例中，第一NSFET 102包括第一源極/汲極區118和第二源極/汲極區120，第一源極/汲極區118和第二源極/汲極區120被嵌入在上部隔離結構110b中並且被佈置在第一鰭片結構112上方。第二源極/汲極區120用虛線顯示，因為在一些實施例中，從第1圖的示意圖100看不到第二源極/汲極區120。第一閘極電極結構130直接佈置在第一鰭片結構112上方、從第一源極/汲極區118延伸到第二源極/汲極區120、以及圍繞第一奈米片通道結構(見第2圖的第一奈米片通道結構202)，第一奈米片通道結構也從第一源極/汲極區118延伸到第二源極/汲極區120。
在一些實施例中，第二NSFET 104包括第三源極/汲極區122和第四源極/汲極區124，第三源極/汲極區122和第四源極/汲極區124被嵌入在上部隔離結構110b中並且被佈置在第二鰭片結構114上方。第四源極/汲極區124用虛線顯示，因為在一些實施例中，從第1圖的示意圖100看不到第四源極/汲極區124。第二閘極電極結構132直接佈置在第二鰭片結構114上方、從第三源極/汲極區122延伸到第四源極/汲極區124、以及圍繞第二奈米片通道結構(見第2圖的第二奈米片通道結構204)，第二奈米片通道結構也從第三源極/汲極區122延伸到第四源極/汲極區124。
在一些實施例中，第三NSFET 106包括第五源極/汲極區126和第六源極/汲極區128，第五源極/汲極區126和第六源極/汲極區128被嵌入在上部隔離結構110b中並且被佈置在第三鰭片結構116上方。第六源極/汲極區128用虛線顯示，因為在一些實施例中，從第1圖的示意圖100看不到第六源極/汲極區128。第三閘極電極結構134直接佈置在第三鰭片結構116上方、從第五源極/汲極區126延伸到第六源極/汲極區128、以及圍繞第三奈米片通道結構(見第2圖的第三奈米片通道結構206)，第三奈米片通道結構也從第五源極/汲極區126延伸到第六源極/汲極區128。
此外，在一些實施例中，填充層138可以佈置在下部隔離結構110a上方，並且圍繞第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134。將理解填充層138被顯示為有些透明，使得可以在第1圖中看到第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134，並因此在一些實施例中，填充層138為不透明或不有些透明。
在一些實施例中，基板108、第一鰭片結構112、第二鰭片結構114、第三鰭片結構116、第一納米片通道結構(見第2圖的第一奈米片通道結構202)、第二納米片通道結構(見第2圖的第二奈米片通道結構204)、第三納米片溝道結構(見第2圖的第三奈米片通道結構206)包括本徵半導體材料，例如矽、鍺等。在一些實施例中，第一源極/汲極區118和第二源極/汲極區120可以具有第一摻雜類型和第一摻雜濃度；第三源極/汲極區122和第四源極/汲極區124可以具有第二摻雜類型和第二摻雜濃度；以及第五源極/汲極區126和第六源極/汲極區128可以具有第三摻雜類型和第三摻雜濃度。在一些實施例中，第一、第二及/或第三摻雜類型彼此不同，而在其他實施例中，第一、第二及/或第三摻雜類型可以彼此相同。相似地，在一些實施例中，第一、第二及/或第三摻雜濃度可以彼此不同，而在其他實施例中，第一、第二及/或第三摻雜濃度可以彼此相同。摻雜類型及/或濃度可以影響第一NSFET 102、第二NSFET 104、第三NSFET 106中之每一者的臨界電壓。
此外，在一些實施例中，第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134個別影響第一NSFET 102的第一臨界電壓、第二NSFET 104的第二臨界電壓和第三NSFET 106的第三臨界電壓。在一些實施例中，第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134包括各種閘極電極層136，其將在第2圖中更詳細地描述。然而，由於在第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134的形成期間形成的冗餘罩幕結構，第一NSFET 102、第二NSFET 104和第三NSFET 106可以形成在同一基板上並且具有彼此不同的臨界電壓，而不犧牲整個裝置的可靠性或裝置密度。
第2圖顯示了佈置在第一NSFET 102和第三NSFET 106之間的第二NSFET 104的一些實施例的剖面圖200。在一些實施例中，第2圖的剖面圖200可以對應第1圖的剖面線BB’。
如第2圖所示，在一些實施例中，第一NSFET 102包括佈置在第一鰭片結構112上方的第一奈米片通道結構202；第二NSFET 104包括佈置在第二鰭片結構114上方的第二奈米片通道結構204；以及第三NSFET 106包括佈置在第三鰭片結構116上方的第三奈米片通道結構206。將理解在一些其他實施例中，NSFET(第一NSFET 102、第二NSFET 104、第三NSFET 106)可各自包括多於或少於四個的奈米片通道結構(第一奈米片通道結構202、第二奈米片通道結構204、第三奈米片通道結構206)。此外，在一些實施例中，垂直佈置的第一奈米片通道結構202可以在垂直方向上彼此間隔第一距離d1 ；垂直佈置的第二奈米片通道結構204可以在垂直方向上彼此間隔第一距離d1 ；以及垂直佈置的第三奈米片通道結構206可以在垂直方向上彼此間隔第一距離d1 。在一些實施例中，第一距離d1 可以小於或等於約12奈米。在其他實施例中，第一距離d1 可以大於約12奈米。此外，在一些實施例中，第一鰭片結構112可以與第二鰭片結構114間隔第二距離d2 ，並且第二鰭片結構114可以與第三鰭片結構116間隔第二距離d2 。在其他實施例中，第一鰭片結構112和第二鰭片結構114之間的第二距離d2 可以不同於第二鰭片結構114和第三鰭片結構116之間的第二距離d2 。舉例來說，在一些實施例中，第二距離d2 可以在約10奈米和約50奈米之間的範圍內。將理解第二距離d2 的其他數值也在本揭露的範圍內。
在一些實施例中，第一奈米片通道結構202嵌入在第一閘極電極結構130中；第二奈米片通道結構204嵌入在第二閘極電極結構132中；以及第三奈米片通道結構206嵌入在第三閘極電極結構134中。在一些實施例中，第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134包括界面層210和閘極介電層212。在一些實施例中，界面層210包括多個環狀結構，其連續地圍繞並接觸第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中之每一者。此外，閘極介電層212還可包括環狀結構，其連續地圍繞第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中之每一者並接觸界面層210。在這樣的實施例中，閘極介電層212和界面層210不是連續連接的層。替代的是，閘極介電層212和界面層210具有從第2圖的剖面圖200彼此斷開的多個環狀部分。
在一些實施例中，閘極介電層212是高k介電材料，例如二氧化鉿、二氧化鋯、氧化鉿矽或其他合適介電材料。在一些實施例中，閘極介電層212還可以用於通過雙極工程來調節功函數，並因此調節第一NSFET 102、第二NSFET 104和第三NSFET 106的臨界電壓。在這樣的實施例中，閘極介電層212可以包括鑭、鎂、釔、鋁、鈮、鈦或用於閘極介電層212中的雙極工程的一些其他合適材料。舉例來說，在其中移動電荷載子為正(例如：電洞)的P型NSFET的一些實施例中，閘極介電層212可以包括鋁、鈮或鈦，而在其中移動電荷載子為負(例如：電子)的N型NSFET的實施例中，閘極介電層212可以包括鑭、鎂或釔。此外，在一些實施例中，界面層210可以包括氧化物，例如二氧化矽。將理解用於界面層210和閘極介電層212的其他材料也在本揭露的範圍內。
此外，在一些實施例中，第一閘極電極結構130包括第一閘極電極層214，其為完全圍繞每一個第一奈米片通道結構202的連續連接的層。因此，第一閘極電極層214直接佈置在每一個第一奈米片通道結構202之間。此外，第一閘極電極層214直接佈置在第一奈米片通道結構202的最低一者和第一鰭片結構112之間。在一些實施例中，第一閘極電極層214具有小於第一距離d1 的第一厚度t1 。
在一些實施例中，第二閘極電極結構132包括第二閘極電極層216，其為完全圍繞每一個第二奈米片通道結構204的連續連接的層。因此，第二閘極電極層216直接佈置在每一個第二奈米片通道結構204之間。此外，第二閘極電極層216直接佈置在第二奈米片通道結構204的最低一者和第二鰭片結構114之間。在一些實施例中，第二閘極電極層216具有小於第一距離d1 的第二厚度t2 。在一些實施例中，第二閘極電極層216也可以佈置在第一閘極電極層214的外表面上方。然而，在這樣的實施例中，第二閘極電極層216可能對第一NSFET 102的第一臨界電壓沒有貢獻或沒有顯著貢獻。替代地，第一NSFET 102的第一臨界電壓至少由連續圍繞每一個第一奈米片通道結構202的第一閘極電極層214主導。
在一些實施例中，第三閘極電極結構134包括第三閘極電極層218，其為完全圍繞每一個第三奈米片通道結構206的連續連接的層。因此，第三閘極電極層218直接佈置在每一個第三奈米片通道結構206之間。此外，第三閘極電極層218直接佈置在第三奈米片通道結構206的最低一者和第三鰭片結構116之間。在一些實施例中，第三閘極電極層218具有小於第一距離d1 的第三厚度t3 。在一些實施例中，第三閘極電極層218也可以佈置在第二NSFET 104和第一NSFET 102的第二閘極電極層216的外表面上方。然而，在這樣的實施例中，第三閘極電極層218可能對第一NSFET 102的第一臨界電壓或第二NSFET 104的第二臨界電壓沒有貢獻或沒有顯著貢獻。替代地，第一NSFET 102的第一臨界電壓至少由連續圍繞每一個第一奈米片通道結構202的第一閘極電極層214主導，並且第二NSFET 104的第二臨界電壓至少由連續圍繞每一個第二奈米片通道結構204的第二閘極電極層216主導。
在一些實施例中，第一閘極電極層214、第二閘極電極層216和第三閘極電極層218可以包括不同的材料，並因此第一NSFET 102、第二NSFET 104和第三NSFET 106可以具有不同的臨界電壓。舉例來說，在一些實施例中，第一NSFET 102可以是N型NSFET，其中移動電荷載子是電子，並且第一臨界電壓是正的。在這樣的實施例中，第一閘極電極層214可以包括鈦鋁、鈦鋁碳、鈦矽鋁碳或一些其他合適導電材料。此外，舉例來說，在一些實施例中，第三NSFET 106可以是P型NSFET，其中移動電荷載子是電洞，並且第三臨界電壓是負的。在這樣的實施例中，第三閘極電極層218可以包括氮化鈦、氮化鎢碳、鎢、氮化鉭或一些其他合適導電材料。甚至更進一步地，舉例來說，第二NSFET 104可以是P型、N型或一些中間能階類型(mid-gap type)NSFET。在這樣的實施例中，第二閘極電極層216可以包括氮化鈦鋁、氮化鈦矽、氮化鈦、矽或一些其他合適導電材料。此外，在一些實施例中，第一NSFET 102、第二NSFET 104及/或第三NSFET 106可以包括直接接觸並圍繞閘極介電層212的鈍化層(未顯示)。在這樣的實施例中，鈍化層可以包括氮化鈦、矽或一些其他合適鈍化材料，以進一步調節功函數，並因此調節NSFET(第一NSFET 102、第二NSFET 104、第三NSFET 106)的臨界電壓。
應理解在同一基板(第1圖的基板108)上方的多個NSFET的其他設計也在本揭露的範圍內。舉例來說，在一些實施例中，可以在同一基板(第1圖的基板108)上方設置多於或少於三個NSFET。此外，舉例來說，在一些實施例中，第一NSFET 102、第二NSFET 104和第三NSFET 106可以都是N型NSFET，但是由於不同的第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134而仍具有不同的臨界電壓。
第3圖顯示了第二NSFET 104的一些實施例的剖面圖300，其可以對應第1圖的剖面線CC’。
如第3圖所示，在一些實施例中，第二奈米片通道結構204從第三源極/汲極區122平行地延伸到第四源極/汲極區124。此外，在一些實施例中，第二奈米片通道結構204直接接觸第三源極/汲極區122和第四源極/汲極區124。在一些實施例中，在形成多個閘極電極層136期間，在第二鰭片結構114、第二奈米片通道結構204、第三源極/汲極區122和第四源極/汲極區124上形成多個閘極電極層136。因此，在一些實施例中，從第3圖的剖面圖300來看，多個閘極電極層136中的一些(例如界面層210和閘極介電層212)呈現矩形環狀形狀。在其他實施例中，從第3圖的剖面圖300可以看出，多個閘極電極層136可以表現出更多的橢圓形狀或環狀形狀。
在第二NSFET 104的操作期間，可以將閘極電壓VG 施加到第二閘極電極結構132，可以將第三源極/汲極電壓VSD3 施加到第三源極/汲極區122，並且可以將第四源極/汲極電壓VSD4 施加到第四源極/汲極區124。在一些實施例中，當閘極電壓VG 的絕對值超過第二NSFET 104的第二臨界電壓的絕對值時，第二NSFET 104被“開啟(ON)”，使得移動電荷載子(例如：電子、電洞)在第三源極/汲極區122和第四源極/汲極區124之間。在一些實施例中，接點通孔(contact via)將第二閘極電極結構132、第三源極/汲極區122和第四源極/汲極區124個別耦接到閘極電壓源、第三源極/汲極電壓源和第四源極/汲極電壓源。在一些實施例中，填充層138包括導電材料，例如氮化鈦、氮化鉭等。因此，填充層138可以電性耦接到第二閘極電極結構132。因為第二閘極電極結構132的多個閘極電極層136的組成和厚度及其製造，第二NSFET 104的第二臨界電壓可以被設計為期望的數值。因此，當閘極電壓VG 超過第二NSFET 104的第二臨界電壓時，第二奈米片通道結構204可以同時且可靠地被“開啟(ON)”。
第4圖至第26圖顯示了形成第一、第二和第三NSFET的方法的一些實施例的各種示意圖400至2600，該第一、第二和第三NSFET佈置在基板上方並且具有不同的臨界電壓。儘管關於一種方法描述了第4圖至第26圖，但是應理解第4圖至第26圖中揭露的結構不限於這種方法，而是可以獨立於該方法而獨立地構成。
如第4圖的示意圖400所示，提供了基板108。在一些實施例中，基板108可以是或包括半導體晶圓、半導體基板、絕緣體上矽(silicon-on-insulator；SOI)基板或一些其他合適基板。在一些實施例中，基板108可以包括第一半導體材料，例如矽、鍺或一些其他合適半導體材料。在這樣的實施例中，基板108可以是本徵(例如：未摻雜)半導體。
如第5圖的示意圖500所示，在一些實施例中，可以在基板108上方形成半導體層堆疊501。半導體層堆疊501可以包括間隔物層502和半導體層506，其中間隔物層502和半導體層506以交替的順序佈置在半導體層堆疊501中。換句話說，半導體層506的每一者被佈置在間隔物層502的下面一個與間隔物層502的上面一個之間。在一些實施例中，半導體層506包括第一半導體材料，並且間隔物層502包括與第一半導體材料不同的第二半導體材料。舉例來說，在一些實施例中，第一半導體材料可以包括矽，而第二半導體材料可以包括鍺或矽鍺。在一些實施例中，藉由磊晶成長製程形成半導體層506和間隔物層502。
此外，在一些實施例中，半導體層506具有第四厚度t4 ，並且間隔物層502具有第五厚度t5 。在一些實施例中，間隔物層502被移除，並且半導體層506最終形成為奈米片通道結構(例如：見第15圖的第一奈米片通道結構202、第二奈米片通道結構204、第三奈米片通道結構206)。因此，間隔物層502的第五厚度t5 可以確定奈米片通道結構(例如：見第15圖的第一奈米片通道結構202、第二奈米片通道結構204、第三奈米片通道結構206)的間隔。在一些實施例中，第四厚度t4 可以在約4奈米至約8奈米之間的範圍內。在一些實施例中，第五厚度t5 可以在約8奈米和約15奈米之間的範圍內。應理解第四厚度t4 和第五厚度t5 的其他數值也在本揭露的範圍內。此外，在一些實施例中，半導體層堆疊501的最頂層可以是間隔物層502之一者，以在未來的製程步驟期間保護半導體層506。在一些實施例中，將理解儘管在第5圖的示意圖500中顯示了四個半導體層506，但是在半導體層堆疊501中的半導體層506的數量可以小於或大於四個。
如第6圖的示意圖600所示，在一些實施例中，第一罩幕結構610、第二罩幕結構612和第三罩幕結構614佈置在半導體層堆疊(第5圖的半導體層堆疊501上方)。在一些實施例中，可以使用微影和移除(例如：蝕刻)製程來形成第一罩幕結構610、第二罩幕結構612和第三罩幕結構614。在一些實施例中，第一罩幕結構610、第二罩幕結構612和第三罩幕結構614可以包括光阻材料或硬罩幕材料。
此外，如第6圖的示意圖600所示，在一些實施例中，可以根據第一罩幕結構610、第二罩幕結構612和第三罩幕結構614執行第一移除製程，以從基板108形成第一鰭片結構112、第二鰭片結構114和第三鰭片結構116。在一些實施例中，第一移除製程可以是或包括乾式的、垂直的蝕刻。第一鰭片結構112、第二鰭片結構114和第三鰭片結構116通過基板108連續地彼此連接。第一鰭片結構112、第二鰭片結構114和第三鰭片結構116通過基板108個別直接位於第一罩幕結構610、第二罩幕結構612和第三罩幕結構614的下方。在一些實施例中，第一鰭片結構112與第二鰭片結構114間隔第二距離d2 ，並且第二鰭片結構114與第三鰭片結構116間隔第二距離d2 。在一些實施例中，第二距離d2 可以在約10奈米和約50奈米之間的範圍內。
在一些實施例中，第一移除製程移除未被第一罩幕結構610、第二罩幕結構612和第三罩幕結構614覆蓋的半導體層(第5圖的半導體層506)和間隔物層(第5圖的間隔物層502)的部分。因此，在第一移除製程之後，包括圖案化的間隔物層602和圖案化的半導體層606的第一半導體層堆疊601佈置在第一鰭片結構112上方；包括圖案化的間隔物層602和圖案化的半導體層606的第二半導體層堆疊603佈置在第二鰭片結構114上方；以及包括圖案化的間隔物層602和圖案化的半導體層606的第三半導體層堆疊605佈置在第三鰭片結構116上方。將理解在其他實施例中，可以形成多於或少於三個的奈米片場效電晶體(NSFET)，並因此可以使用更多於或少於第一罩幕結構610、第二罩幕結構612和第三罩幕結構614。
如第7圖的示意圖700所示，在一些實施例中，下部隔離結構110a可以形成在基板108上方，並且在第一鰭片結構112、第二鰭片結構114和第三鰭片結構116之間。在一些實施例中，下部隔離結構110a可以在第一鰭片結構112、第二鰭片結構114和第三鰭片結構116之間提供電性隔離。在一些實施例中，下部隔離結構110a可以包括介電材料列，例如氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(borosilicate glass；BSG)、磷矽酸鹽玻璃(phosphoric silicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、低k氧化物(例如：碳摻雜氧化物、氫氧化矽碳(SiCOH))等。
在一些實施例中，下部隔離結構110a通過包括熱氧化或沉積製程(例如：物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)、電漿輔助化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；PE-CVD)、原子層沉積(atomic layer deposition；ALD)、濺鍍等)以及移除製程(例如：濕式蝕刻、乾式蝕刻、化學機械平坦化(chemical mechanical planarization；CMP)等)的各種製程形成。舉例來說，在一些實施例中，介電材料沉積在基板108以及第一、第二和第三罩幕結構(第6圖的第一罩幕結構610、第二罩幕結構612、第三罩幕結構614)上方。接著，在一些實施例中，使用移除製程(例如CMP)移除介電材料以及第一、第二和第三罩幕結構(第6圖的第一罩幕結構610、第二罩幕結構612、第三罩幕結構614)的一部分，從而暴露出第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605。接著，在一些實施例中，可以執行另一移除製程(例如垂直、乾式蝕刻)以移除圍繞第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605的介電材料的部分，以形成下部隔離結構110a。將理解形成下部隔離結構110a的其他製程及/或步驟順序也在本揭露的範圍內。
如第8圖的示意圖800所示，可以在第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605上方形成冗餘閘極結構804。在一些實施例中，冗餘界面層802將第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605與冗餘閘極結構804分開，並且第四罩幕結構806被佈置在冗餘閘極結構804上方。在一些實施例中，為了形成冗餘閘極結構804，首先在第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605上方形成冗餘界面層802的冗餘界面材料。在一些實施例中，冗餘界面層802可以包括介電材料，例如氮化物(例如：氮化矽、氧氮化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)或其他合適材料。接著，在一些實施例中，在冗餘界面材料上方形成冗餘閘極結構804的冗餘閘極材料，例如多晶矽。冗餘閘極材料及/或冗餘界面材料可以藉由熱氧化製程及/或沉積製程(例如：PVD、CVD、PE-CVD、ALD等)的方式形成。在一些實施例中，第四罩幕結構806形成在冗餘閘極材料上方並且直接在第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605上方。在一些實施例中，可以使用微影和移除(例如：蝕刻)製程來形成第四罩幕結構806。在一些實施例中，第四罩幕結構806可以包括光阻材料或硬罩幕材料。在形成第四罩幕結構806之後，可以執行移除製程(例如：蝕刻)以移除不直接位於第四罩幕結構806下面的冗餘閘極材料和冗餘界面材料的部分，從而個別形成冗餘閘極結構804和冗餘界面層802。
如第9圖的示意圖900所示，在一些實施例中，閘極間隔物層902可以形成在下部隔離結構110a、第一半導體層堆疊601、第二半導體層堆疊603、第三半導體層堆疊605和冗餘閘極結構(第8圖的冗餘閘極結構804)上方。在一些實施例中，閘極間隔物層902可以是或包括介電材料，例如氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k氧化物(例如：碳摻雜氧化物、氫氧化矽碳(SiCOH))等。此外，在一些實施例中，可以藉由沉積製程(例如：PVD、CVD、PE-CVD、ALD、濺鍍等)的方式來沉積閘極間隔物層902。將理解形成閘極間隔物層902的其他材料及/或方式也在本揭露的範圍內。
如第10圖的示意圖1000所示，在一些實施例中，可以執行第二移除製程以移除不直接位於第四罩幕結構806下面的閘極間隔物層902、第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605的部分。在一些實施例中，第二移除製程可以是或包括蝕刻製程。在一些實施例中，可以使用單一蝕刻劑來移除閘極間隔物層902、第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605，而在其他實施例中，可以使用多種蝕刻劑執行第二移除製程。在第二移除製程之後，暴露第一鰭片結構112、第二鰭片結構114和第三鰭片結構116。在一些實施例中，下部隔離結構110a、第一鰭片結構112、第二鰭片結構114、第三鰭片結構116及/或第四罩幕結構806的上部可以藉由第二移除製程殘留地移除(residually removed)。因此，在一些實施例中，在第二移除製程之後，第一鰭片結構112、第二鰭片結構114和第三鰭片結構116可具有在下部隔離結構110a的上表面下方的上表面。
如第11圖的示意圖1100所示，在一些實施例中，可以執行磊晶成長製程以在第一鰭片結構112上形成第一源極/汲極區118和第二源極/汲極區(未顯示)，在第二鰭片結構114上形成第三源極/汲極區122和第四源極/汲極區(未顯示)，並且在第三鰭片結構116上形成第五源極/汲極區126和第六源極/汲極區128。第一源極/汲極區118、第二源極/汲極區(未顯示)、第三源極/汲極區122、第四源極/汲極區(未顯示)、第五源極/汲極區126和第六源極/汲極區128可以包括第三半導體材料。在一些實施例中，舉例來說，第三半導體材料可以是摻雜的矽。在一些實施例中，第一源極/汲極區118和第二源極/汲極區(未顯示)可以具有第一摻雜類型和第一摻雜濃度，第三源極/汲極區122和第四源極/汲極區(未顯示)可以具有第二摻雜類型和第二摻雜濃度，並且第五源極/汲極區126和第六源極/汲極區128可以具有第三摻雜類型和第三摻雜濃度。因此，在一些實施例中，第一、第二及/或第三摻雜類型可以彼此相同或不同。在一些實施例中，由於磊晶成長製程，第一源極/汲極區118、第二源極/汲極區(未顯示)、第三源極/汲極區122、第四源極/汲極區(未顯示)、第五源極/汲極區126和第六源極/汲極區128可以呈現六邊形、菱形或一些其他幾何形狀。此外，在一些實施例中，第一源極/汲極區118、第二源極/汲極區(未顯示)、第三源極/汲極區122、第四源極/汲極區(未顯示)、第五源極/汲極區126和第六源極/汲極區128彼此不直接連接。
如第12圖的示意圖1200所示，在一些實施例中，在下部隔離結構110a、第一源極/汲極區118、第二源極/汲極區(未顯示)、第三源極/汲極區122、第四源極/汲極區(未顯示)、第五源極/汲極區126和第六源極/汲極區(未顯示)上方形成上部隔離結構110b。在一些實施例中，上部隔離結構110b包括介電材料，例如氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k氧化物(例如：碳摻雜氧化物、氫氧化矽碳(SiCOH))等。在一些實施例中，上部隔離結構110b可以在第一源極/汲極區118、第二源極/汲極區(未顯示)、第三源極/汲極區122、第四源極/汲極區(未顯示)、第五源極/汲極區126和第六源極/汲極區(未顯示)之間提供電性隔離。在一些實施例中，藉由沉積製程(例如：PVD、CVD、PE-CVD、ALD、濺鍍等)的方式來形成上部隔離結構110b。此外，在一些實施例中，在形成上部隔離結構110b之前，可以在下部隔離結構110a、第一源極/汲極區118、第二源極/汲極區(未顯示)、第三源極/汲極區122、第四源極/汲極區(未顯示)、第五源極/汲極區126和第六源極/汲極區(未顯示)上方形成蝕刻停止層(未顯示)。
如第13圖的示意圖1300所示，在一些實施例中，執行第三移除製程以從第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605移除第四罩幕結構(第8圖的第四罩幕結構806)、冗餘閘極結構(第8圖的冗餘閘極結構804)和冗餘界面層(第8圖的冗餘界面層802)。在一些實施例中，第三移除製程包括CMP步驟及/或蝕刻步驟。舉例來說，在一些實施例中，第三移除製程首先包括CMP步驟，以移除上部隔離結構110b的上部並完全移除第四罩幕結構(第8圖的第四罩幕結構806)，以暴露冗餘閘極結構(第8圖的冗餘閘極結構804)。在一些實施例中，第三移除製程還包括執行蝕刻步驟以完全移除冗餘閘極結構(第8圖的冗餘閘極結構804)，以暴露第一半導體層堆疊601、第二半導體層堆疊603和第三半導體層堆疊605。將理解第二源極/汲極區120、第四源極/汲極區124和第六源極/汲極區128佈置在閘極間隔物層902的後面，並因此用虛線顯示。
如第14圖的示意圖1400所示，在一些實施例中，執行第四移除製程以從第一、第二和第三半導體層堆疊(第13圖的第一半導體層堆疊601、第二半導體層堆疊603、第三半導體層堆疊605)移除圖案化的間隔物層(第13圖的圖案化的間隔物層602)。在一些實施例中，第四移除製程包括等向性蝕刻步驟，使得來自第一、第二和第三半導體層堆疊(第13圖的第一半導體層堆疊601、第二半導體層堆疊603、第三半導體層堆疊605)的圖案化的間隔物層(第13圖的圖案化的間隔物層602)可以從圖案化的半導體層(第13圖的圖案化的半導體層606)之間完全移除。在一些實施例中，第四移除製程可以包括濕式蝕刻劑或乾式蝕刻劑。在第四移除製程之後，在一些實施例中，第一奈米片通道結構(見第15圖的第一奈米片通道結構202)包括從第一源極/汲極區118延伸到第二源極/汲極區120的圖案化的半導體層(第13圖的圖案化的半導體層606)；第二奈米片通道結構(見第15圖的第二奈米片通道結構204)包括從第三源極/汲極區122延伸到第四源極/汲極區124的圖案化的半導體層(第13圖的圖案化的半導體層606)；以及第三奈米片通道結構206包括從第五源極/汲極區126延伸到第六源極/汲極區128的圖案化的半導體層(第13圖的圖案化的半導體層606)。
第15圖顯示了一些實施例的剖面圖1500，其可以對應第14圖的剖面線BB’。
如第15圖的剖面圖1500所示，在一些實施例中，在第四移除製程之後，第一奈米片通道結構202直接佈置在第一鰭片結構112上方；第二奈米片通道結構204直接佈置在第二鰭片結構114上方；以及第三奈米片通道結構206直接佈置在第三鰭片結構116上方。在第15圖的剖面圖1500中，第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中的每一者呈現出細長橢圓形狀或具有圓角的矩形形狀。在一些實施例中，圓角是第四移除製程的結果。在其他實施例中，在第四移除製程之後，第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206可以從剖面圖1500呈現圓形、正方形、矩形、六邊形、橢圓形、菱形或其他形狀。
在一些實施例中，第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中的每一者彼此垂直間隔第一距離d1 。舉例來說，第一距離d1是第一奈米片通道結構202之最低一者的上表面和第一奈米片通道結構202之第二最低一者的下表面之間的距離，其中第一奈米片通道結構202之第二最低一者與第一奈米片通道結構202之最低一者最鄰近。在一些實施例中，間隔物層(第5圖的間隔物層502)的第五厚度(第5圖的第五厚度t5 )決定了第一距離d1 。因此，在一些實施例中，第一距離d1 可以在約8奈米和約15奈米之間的範圍內。此外，在一些實施例中，第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中的每一者具有由半導體層(第5圖的半導體層506)的第四厚度t4 所決定的第四厚度t4 。因此，在一些實施例中，第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206的第四厚度t4 在約4奈米和約8奈米之間的範圍內。在一些實施例中，第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中的每一者可以具有在約10奈米和約70奈米之間的範圍內的第一寬度w1 。將理解第一距離d1 、第四厚度t4 和第一寬度w1 的其他數值也在本揭露的範圍內。
應理解為了便於說明，在第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206的後面以及在第二源極/汲極區120、第四源極/汲極區124和第六源極/汲極區128的前面顯示了通用層1502。在一些實施例中，舉例來說，從第14圖的示意圖1400，可以理解通用層1502代表閘極間隔物層902。通用層1502被顯示為具有虛線輪廓的白框。在此方式下，在將來的製程步驟中，圍繞第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206形成的層可以更容易地可見。
如第16圖的剖面圖1600所示，在一些實施例中，界面層210形成在第一鰭片結構112、第二鰭片結構114和第三鰭片結構116上方以及圍繞第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206的每一個奈米片通道結構。在一些實施例中，界面層210可以包括氧化物，例如二氧化矽。在這樣的實施例中，可以藉由熱氧化製程或藉由其他沉積製程(例如：CVD、PVD、PE-CVD、ALD、濺鍍等)的方式來形成界面層210。在一些實施例中，界面層210可以具有在約8埃和約15埃之間的範圍內的厚度。在一些實施例中，從剖面圖1600來看，界面層210可包括環狀結構，其圍繞並且直接接觸第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中的每一者。
此外，在一些實施例中，在界面層210上方形成閘極介電層212。在一些實施例中，閘極介電層212可以包括高k介電材料，例如二氧化鉿、二氧化鋯、氧化鉿矽或其他合適介電材料。在一些實施例中，閘極介電層212還可以包括鑭、鎂、釔、鋁、鈮、鈦或用於閘極介電層212中的雙極工程的一些其他合適材料。舉例來說，在其中移動電荷載子為正(例如：電洞)的P型NSFET的一些實施例中，閘極介電層212可以包括鋁、鈮或鈦，而在其中移動電荷載子為負(例如：電子)的N型NSFET的實施例中，閘極介電層212可以包括鑭、鎂或釔。在一些實施例中，閘極介電層212可以在第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中之每一者上包括相同的成分。在一些實施例中，可以藉由沉積製程(例如：CVD、PVD、PE-CVD、ALD、濺鍍等)的方式來形成閘極介電層212。在一些實施例中，閘極介電層212的厚度可以在約10埃和約20埃之間的範圍內。在一些實施例中，從剖面圖1600來看，閘極介電層212還可包括圍繞第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中之每一者的環狀結構。界面層210可以將閘極介電層212與第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206分開而不直接接觸。
在一些實施例中，在形成界面層210和閘極介電層212之後，在閘極介電層212的最鄰近的環狀結構之間保持第三距離d3 。因此，界面層210的厚度和閘極介電層212的厚度足夠小，以允許第三距離d3 保持在第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206。在一些實施例中，第三距離d3 在約4奈米和約6奈米之間的範圍內。將理解第三距離d3 的其他數值也在本揭露的範圍內。
如第17圖的剖面圖1700所示，在一些實施例中，冗餘罩幕層1702形成在第一鰭片結構112、第二鰭片結構114和第三鰭片結構116上方，並且形成在第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206上方並圍繞第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206。在一些實施例中，冗餘罩幕層1702包括氧化鋁、氮化鈦或一些其他合適硬罩幕材料。在一些實施例中，可以藉由沉積製程(例如：CVD、PVD、PE-CVD、ALD、濺鍍等)的方式來形成冗餘罩幕層1702。冗餘罩幕層1702被形成完全覆蓋第一鰭片結構112、第二鰭片結構114和第三鰭片結構116，並且完全圍繞第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206中的每一者。在一些實施例中，冗餘罩幕層1702具有第六厚度t6 ，並且第六厚度t6 至少等於第三距離d3 的一半。因此，冗餘罩幕層1702完全填充直接在最接近的第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206之間的空間中。冗餘罩幕層1702還填充直接在第一鰭片結構112和第一奈米片通道結構202的最低一者之間的空間中、填充直接在第二鰭片結構114和第二奈米片通道結構204的最低一者之間的空間中、以及填充直接在第三鰭片結構116和第三奈米片通道結構206的最低一者之間的空間中。
如第18圖的剖面圖1800所示，在一些實施例中，執行第五移除製程以移除冗餘罩幕層(第17圖的冗餘罩幕層1702)的外部，從而形成直接在第一鰭片結構112上方的第一冗餘罩幕結構1802、直接在第二鰭片結構114上方的第二冗餘罩幕結構1804以及直接在第三鰭片結構116上方的第三冗餘罩幕結構1806。此外，第一冗餘罩幕結構1802、第二冗餘罩幕結構1804和第三冗餘罩幕結構1806個別直接佈置在第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206之間。
在一些實施例中，第五移除製程可以包括濕式蝕刻或乾式蝕刻。用於第五移除製程以形成第一冗餘罩幕結構1802、第二冗餘罩幕結構1804和第三冗餘罩幕結構1806的蝕刻劑選擇性地移除冗餘罩幕層(第17圖的冗餘罩幕層1702)的材料，而不移除閘極介電層212。因此，在一些實施例中，冗餘罩幕層(第17圖的冗餘罩幕層1702)的材料是可以由某種蝕刻劑選擇性地移除的材料，而該蝕刻劑不會移除閘極介電層212的材料。舉例來說，在一些實施例中，冗餘罩幕層(第17圖的冗餘罩幕層1702)可以包括氧化鋁，並且第五移除製程的蝕刻劑包括氫氧化銨溶液。應理解其他冗餘罩幕層(第17圖的冗餘罩幕層1702)的材料和蝕刻劑也在本揭露的範圍內。此外，在一些實施例中，第五移除製程被執行一個時間週期，其至少移除冗餘罩幕層(第17圖的冗餘罩幕層1702)的第六厚度(第17圖的第六厚度t6 )而大部分冗餘罩幕層(第17圖的冗餘罩幕層1702)仍直接保留在垂直佈置的第一奈米片通道結構202、第二奈米片通道結構204和第三奈米片通道結構206之間，以個別形成第一冗餘罩幕結構1802、第二冗餘罩幕結構1804和第三冗餘罩幕結構1806。
如第19圖的剖面圖1900所示，在一些實施例中，在第二鰭片結構114和第三鰭片結構116上方以及第二奈米片通道結構204和第三奈米片通道結構206上方形成第五罩幕結構1902。第五罩幕結構1902不直接在第一鰭片結構112或第一奈米片通道結構202上方。在一些實施例中，可以使用沉積(例如：旋塗)、微影和移除(例如：蝕刻)製程來形成第五罩幕結構1902。舉例來說，在一些實施例中，第五罩幕結構1902可以是或包括底部抗反射塗層(anti-reflective coating；BARC)、抗反射塗層(anti-reflective coating；ARC)或一些其他合適光阻材料。在其他實施例中，第五罩幕結構1902可以是或包括硬罩幕材料。
在形成第五罩幕結構1902之後，在一些實施例中，執行第六移除製程以完全移除未被第五罩幕結構1902覆蓋的第一冗餘罩幕結構(第18圖的第一冗餘罩幕結構1802)。在一些實施例中，第六移除製程可以包括與第五移除製程相同的蝕刻劑，因為在不移除閘極介電層212的閘極介電材料的情況下移除了相同的冗餘罩幕材料。
如第20圖的剖面圖2000所示，在一些實施例中，移除第五罩幕結構(第19圖的第五罩幕結構1902)，並且第一導電層2002形成在每一個第一奈米片通道結構202上方並完全圍繞每一個第一奈米片通道結構202，並且形成在第二奈米片通道結構204和第三奈米片通道結構206上方。因為第二冗餘罩幕結構1804和第三冗餘罩幕結構1806，第一導電層2002沒有完全圍繞第二奈米片通道結構204和第三奈米片通道結構206中的每一者。在一些實施例中，第一導電層2002形成為具有第一厚度t1 。在一些實施例中，第一厚度t1 至少等於第三距離(第16圖的第三距離d3 )的一半，使得第一導電層2002從剖面圖2000來看是連續連接的層，並且完全圍繞每一個第一奈米片通道結構202。
在一些實施例中，第一導電層2002藉由沉積製程(例如：物理氣相沉積(PVD)、化學氣相沉積(CVD)、PE-CVD、原子層沉積(ALD)、濺鍍等)的方式形成。在一些實施例中，第一導電層2002包括導電材料，其為N型功函數金屬(例如：鈦鋁、碳化鈦鋁、碳化鉭鋁、碳化鈦矽鋁等)、P型功函數金屬(例如：氮化鈦、氮化碳鎢、鎢、氮化鉭等)、或中間能階類型功函數金屬(例如：氮化鈦鋁、氮化鈦矽、氮化鈦和矽等)。此外，在一些實施例中，在形成第一導電層2002之前，可以圍繞每一個第一奈米片通道結構202形成鈍化層。在這樣的實施例中(未顯示)，鈍化層可以包括氮化鈦、矽或一些其他合適鈍化材料。
如第21圖的剖面圖2100所示，在一些實施例中，第六罩幕結構2102形成在第一鰭片結構112和第一奈米片通道結構202上方。第六罩幕結構2102不直接在第二鰭片結構114或第三鰭片結構116上方。在一些實施例中，可以使用沉積(例如：旋塗)、微影和移除(例如：蝕刻)製程來形成第六罩幕結構2102。舉例來說，在一些實施例中，第六罩幕結構2102可以是或包括底部抗反射塗層(BARC)、抗反射塗層(ARC)或一些其他合適光阻材料。在其他實施例中，第六罩幕結構2102可以是或包括硬罩幕材料。
在形成第六罩幕結構2102之後，在一些實施例中，執行第七移除製程以移除未被第六罩幕結構2102覆蓋的第一導電層(第20圖的第一導電層2002)的部分，留下在第一鰭片結構112上方的第一閘極電極層214。因此，第七移除製程從第二奈米片通道結構204和第三奈米片通道結構206完全移除第一導電層(第20圖的第一導電層2002)。在一些實施例中，第七移除製程包括濕式或乾式蝕刻製程。第七移除製程使用的蝕刻劑移除第一導電層(第20圖的第一導電層2002)而不會移除第二冗餘罩幕結構1804、第三冗餘罩幕結構1806或閘極介電層212。在第七移除製程之後，形成第一奈米片場效電晶體(NSFET)102，其包括嵌入在第一閘極電極結構130中的第一奈米片通道結構202，其中第一閘極電極結構130包括第一閘極電極層214、閘極介電層212和界面層210。第一NSFET 102可以具有第一臨界電壓，第一臨界電壓至少受第一閘極電極層214和閘極介電層212的材料及/或厚度影響。
在第七移除製程期間，第二冗餘罩幕結構1804和第三冗餘罩幕結構1806將要藉由第七移除製程移除的第一導電層(第20圖的第一導電層2002)的最大尺寸減小至少第四距離d4 。在一些實施例中，第二冗餘罩幕結構1804和第三冗餘罩幕結構1806的寬度等於第四距離d4 的兩倍。舉例來說，在一些實施例中，因為第二冗餘罩幕結構1804和第三冗餘罩幕結構1806，藉由第七移除製程移除的第一導電層(第20圖的第一導電層2002)的最大尺寸約等於第一厚度t1 。
在一些實施例中，由於減小了藉由第七移除製程移除的第一導電層(第20圖的第一導電層2002)的最大尺寸，可以減少第七移除製程的蝕刻時間。接著，直接佈置在第六罩幕結構2102的下方並且最接近第二鰭片結構114的第一導電層(第20圖的第一導電層2002)的部分2104不暴露於第七移除製程。因此，防止或至少減輕了第一導電層(第20圖的第一導電層2002)的部分2104的移除。在其他實施例中，在沒有第二冗餘罩幕結構1804和第三冗餘罩幕結構1806的情況下，將理解第七移除製程的過度蝕刻可以移除佈置在第六罩幕結構2102下方的第一閘極電極層214的部分，從而損害第一NSFET 102的可靠性。因此，因為第二冗餘罩幕結構1804和第三冗餘罩幕結構1806，第七移除製程更快，並且減少了第一導電層(第20圖的第一導電層2002)的部分2104對第七移除製程的蝕刻劑的暴露，從而防止了對第一閘極電極結構130和對應的第一NSFET 102的損壞。
如第22圖的剖面圖2200所示，在一些實施例中，第七罩幕結構2202形成在第三鰭片結構116和第三奈米片通道結構構206上方。在一些實施例中，當形成第七罩幕結構2202時，第六罩幕結構2102保留在第一鰭片結構112上方，而在其他實施例中，可以移除第六罩幕結構2102，並接著在第一鰭片結構112和第三鰭片結構116上方形成第七罩幕結構2202。然而，在第22圖的剖面圖2200中，第一鰭片結構112和第三鰭片結構116以及第一奈米片通道結構202和第三奈米片通道結構206被罩幕結構(例如：第六罩幕結構2102、第七罩幕結構2202)覆蓋，而第二鰭片結構114和第二奈米片通道結構204未被覆蓋。
在形成第七罩幕結構2202之後，進行第八移除製程以完全移除未被第六罩幕結構2102和第七罩幕結構2202覆蓋的第二冗餘罩幕結構(第21圖的第二冗餘罩幕結構1804)。在這樣的實施例中，第八移除製程可以包括與第六移除製程相同的蝕刻劑，因為在不移除閘極介電層212的閘極介電材料的情況下移除了冗餘罩幕材料。此外，在第八移除製程中使用的蝕刻劑不會移除第一閘極電極層214的材料。因此，第二冗餘罩幕結構(第21圖的第二冗餘罩幕結構1804)有利地減少了在第22圖的第七移除製程期間的第一導電層(第20圖的第一導電層2002)的過度蝕刻，而不會損壞其他特徵(例如：第一閘極電極層214、閘極介電層212)。
如第23圖的剖面圖2300所示，在一些實施例中，移除第六和第七罩幕結構(第22圖的第六罩幕結構2102、第七罩幕結構2202)，並且第二導電層2302形成在每一個第二奈米片通道結構204上方並完全圍繞每一個第二奈米片通道結構204，並且形成在第一奈米片通道結構202和第三奈米片通道結構206上方。因為第三冗餘罩幕結構1806，第二導電層2302沒有完全且連續地圍繞每一個第三奈米片通道結構206。在一些實施例中，第二導電層2302形成為第二厚度t2 。在一些實施例中，第二厚度t2 至少等於第三距離(第16圖的第三距離d3 )的一半，使得第二導電層2302從剖面圖2300來看是連續連接的層，並且完全圍繞每一個第二奈米片通道結構204。此外，在一些實施例中，第二導電層2302形成在第一閘極電極層214的外表面上方。在這樣的實施例中，第二導電層2302不直接佈置在第一奈米片通道結構202之間，或不直接佈置在第一奈米片通道結構202的最低一者和第一鰭片結構112之間。在這樣的實施例中，第二導電層2302不影響或不顯著影響第一NSFET 102的第一功函數。
在一些實施例中，第二導電層2302藉由沉積製程(例如：物理氣相沉積(PVD)、化學氣相沉積(CVD)、PE-CVD、原子層沉積(ALD)、濺鍍等)的方式形成。在一些實施例中，第二導電層2302包括導電材料，其為N型功函數金屬(例如：鈦鋁、碳化鈦鋁、碳化鉭鋁、碳化鈦矽鋁等)、P型功函數金屬(例如：氮化鈦、氮化碳鎢、鎢、氮化鉭等)、或中間能階類型功函數金屬(例如：氮化鈦鋁、氮化鈦矽、氮化鈦和矽等)。此外，在一些實施例中，在形成第二導電層2302之前，可以圍繞每一個第二奈米片通道結構204形成鈍化層。在這樣的實施例中(未顯示)，鈍化層可以包括氮化鈦、矽或一些其他合適鈍化材料。
如第24圖的剖面圖2400所示，在一些實施例中，在第一鰭片結構112和第二鰭片結構114上方以及第一奈米片通道結構202和第二奈米片通道結構204上方形成第八罩幕結構2402。第八罩幕結構2402不直接在第三鰭片結構116上方。在一些實施例中，可以使用沉積(例如：旋塗)、微影和移除(例如：蝕刻)製程來形成第八罩幕結構2402。舉例來說，在一些實施例中，第八罩幕結構2402可以是或包括底部抗反射塗層(BARC)、抗反射塗層(ARC)或一些其他合適光阻材料。在其他實施例中，第八罩幕結構2402可以是或包括硬罩幕材料。
在形成第八罩幕結構2402之後，在一些實施例中，執行第九移除製程以移除未被第八罩幕結構2402覆蓋的第二導電層(第23圖的第二導電層2302)的部分，從而在第二鰭片結構114上形成第二閘極電極層216。因此，第九移除製程從第三奈米片通道結構206完全移除第二導電層(第23圖的第二導電層2302)。在一些實施例中，第九移除製程包括濕式或乾式蝕刻製程。第九移除製程使用的蝕刻劑移除第二導電層(第23圖的第二導電層2302)而不會移除閘極介電層212。此外，在一些實施例中，第九移除製程不移除第三冗餘罩幕結構(第23圖的第三冗餘罩幕結構1806)。
在第九移除製程期間，第三冗餘罩幕結構(第23圖的第三冗餘罩幕結構1806)減小了要藉由第九移除製程移除的第二導電層(第23圖的第二導電層2302)的最大尺寸。因此，在一些實施例中，由於減小了用於藉由第九移除製程移除的第二導電層(第23圖的第二導電層2302)的最大尺寸，可以減少第九移除製程的蝕刻時間。接著，直接佈置在第八罩幕結構2402下方並且最接近第三鰭片結構116的第二導電層(第23圖的第二導電層2302)的部分2404不暴露於第九移除製程。因此，防止或至少減輕了第二導電層(第23圖的第二導電層2302)的部分2404的移除。在其他實施例中，在沒有第三冗餘罩幕結構1806的情況下，將理解第九移除製程的過度蝕刻可以移除佈置在第八罩幕結構2402下方的第二閘極電極層216的部分，從而損害第二閘極電極層216的可靠性。因此，因為第三冗餘罩幕結構1806，第九移除製程更快，並且減少了第二導電層(第23圖的第二導電層2302)的部分2404對第九移除製程的蝕刻劑的暴露，從而防止了對第二閘極電極層216的損壞。
此外，在一些實施例中，在從第三鰭片結構116和第三奈米片通道結構206移除第二導電層(第23圖的第二導電層2302)之後，進行第十移除製程以完全移除未被第八罩幕結構2402覆蓋的第三冗餘罩幕結構(第23圖的第三冗餘罩幕結構1806)。在這樣的實施例中，第十移除製程可以包括與個別用於移除第一和第二冗餘罩幕結構(第18圖的第一冗餘罩幕結構1802、第二冗餘罩幕結構1804)的第六和第八移除製程相同的蝕刻劑。在這樣的實施例中，在第十移除製程中使用的蝕刻劑移除冗餘罩幕材料，而不移除閘極介電層212的閘極介電材料並且不移除第二閘極電極層216。因此，第三冗餘罩幕結構(第23圖的第三冗餘罩幕結構1806)有利地減少了在第九移除製程期間的第二導電層(第23圖的第二導電層2302)的過度蝕刻，而不會損壞最終裝置的其他特徵(例如：第二閘極電極層216、閘極介電層212)。
在第九和第十移除製程之後，形成第二奈米片場效電晶體(NSFET)104，其包括嵌入在第二閘極電極結構132中的第二奈米片通道結構204，其中第二閘極電極結構132包括第二閘極電極層216、閘極介電層212和界面層210。第二NSFET 104可以具有第二臨界電壓，第二臨界電壓至少受第二閘極電極層216和閘極介電層212的材料及/或厚度影響。
如在第25圖的剖面圖2500中所示，在一些實施例中，移除第八罩幕結構(第24圖的第八罩幕結構2402)，並且第三閘極電極層218形成在第三鰭片結構116上方，並且形成在第三奈米片通道結構206上方並圍繞第三奈米片通道結構206。在一些實施例中，第三閘極電極層218形成為具有第三厚度t3 。在一些實施例中，第三厚度t3 至少等於第三距離(第16圖的第三距離d3 )的一半，使得第三閘極電極層218從剖面圖2500來看是連續連接的層，並且完全圍繞每一個第三奈米片通道結構206。在一些實施例中，第三閘極電極層218也形成在第二閘極電極層216的外表面上方，並因此第三閘極電極層218佈置在第一鰭片結構112和第二鰭片結構114上方以及第一奈米片通道結構202和第二奈米片通道結構204上方。在這樣的實施例中，第三閘極電極層218不會連續地圍繞第一奈米片通道結構202和第二奈米片通道結構204中的每一者，並且不影響或不顯著影響第一NSFET 102的第一功函數或第二NSFET 104的第二功函數。
在一些實施例中，第三閘極電極層218藉由沉積製程(例如：物理氣相沉積(PVD)、化學氣相沉積(CVD)、PE-CVD、原子層沉積(ALD)、濺鍍等)的方式形成。在一些實施例中，第三閘極電極層218包括導電材料，其為N型功函數金屬(例如：鈦鋁、碳化鈦鋁、碳化鉭鋁、碳化鈦矽鋁等)、P型功函數金屬(例如：氮化鈦、氮化碳鎢、鎢、氮化鉭等)、或中間能階類型功函數金屬(例如：氮化鈦鋁、氮化鈦矽、氮化鈦和矽等)。此外，在一些實施例中，在形成第三閘極電極層218之前，可以圍繞每一個第三奈米片通道結構206形成鈍化層。在這樣的實施例中(未顯示)，鈍化層可以包括氮化鈦、矽或一些其他合適鈍化材料。
在形成第三閘極電極層218之後，形成第三奈米片場效電晶體(NSFET)106，其包括嵌入在第三閘極電極結構134中的第三奈米片通道結構206，其中第三閘極電極結構134包括第三閘極電極層218、閘極介電層212和界面層210。第三NSFET 106可以具有第三臨界電壓，第三臨界電壓至少受第三閘極電極層218和閘極介電層212的材料及/或厚度影響。
如第26圖的剖面圖2600所示，在一些實施例中，在第一NSFET 102、第二NSFET 104和第三NSFET 106上方形成填充層138。在一些實施例中，填充層138包括導電材料，例如氮化鈦、氮化鉭、氮碳化鎢或一些其他合適材料。在一些實施例中，藉由沉積製程(例如：CVD、PE-CVD、PVD、ALD、濺鍍等)的方式形成填充層138。此外，在一些實施例中，填充層138不影響或不顯著影響第一閘極電極結構130的第一功函數、第二閘極電極結構132的第二功函數或第三閘極電極結構134的第三功函數。
此外，在一些實施例中，可以在填充層138內形成第一接點通孔2602、第二接點通孔2604和第三接點通孔2606。在一些實施例中，第一接點通孔2602、第二接點通孔2604和第三接點通孔2606可以個別接觸第一閘極電極結構130、第二閘極電極結構132和第三閘極電極結構134。在一些實施例中，第一接點通孔2602、第二接點通孔2604和第三接點通孔2606可以包括例如鎢、鋁、銅或一些其他合適導電材料。在一些實施例中，可以透過包括沉積製程(例如：物理氣相沉積(PVD)、化學氣相沉積(CVD)、PE-CVD、原子層沉積(ALD)、濺鍍等)、移除製程(例如：濕式蝕刻、乾式蝕刻、化學機械平坦化(CMP))及/或圖案化製程(例如：微影/蝕刻)的各種步驟形成第一接點通孔2602、第二接點通孔2604和第三接點通孔2606。在操作期間，在一些實施例中，第一接點通孔2602、第二接點通孔2604和第三接點通孔2606可以耦接至閘極電極電源，以根據操作期間的第一NSFET 102、第二NSFET 104和第三NSFET 106的臨界電壓來選擇性地控制它們中的哪一個可以被“開啟(ON)”。
在一些實施例中，第一NSFET 102、第二NSFET 104和第三NSFET 106可以包括不同的閘極電極結構(第一閘極電極結構130、第二閘極電極結構132、第三閘極電極結構134)，並因此可以包括不同的臨界電壓。然而，因為第一、第二和第三冗餘罩幕結構(第18圖的第一冗餘罩幕結構1802、第二冗餘罩幕結構1804、第三冗餘罩幕結構1806)，第一NSFET 102、第二NSFET 104和第三NSFET 106可以可靠地彼此並排形成在同一基板上。將理解可以修改第4圖至第26圖中所示的方法以容納比第一NSFET 102、第二NSFET 104和第三NSFET 106更多或更少的NSFET。
第27圖顯示了方法2700的一些實施例的流程圖，方法2700在具有不同於第一閘極電極層的第二閘極電極層的第二NSFET旁邊形成具有第一閘極電極層的第一NSFET。
儘管下面將方法2700顯示和描述為一系列操作或事件，但是將理解這樣的操作或事件的顯示順序不應以限制性的意義來解釋。舉例來說，除了此處顯示及/或描述的那些操作或事件之外，一些操作可以以不同的順序發生及/或與其他操作或事件同時發生。此外，實現此處描述的一或多個方面或實施例可能不需要所有顯示的操作。此外，此處描述的一或多個操作可以在一或多個分開的操作及/或階段中執行。
在操作2702中，在基板上方以及在第一和第二源極/汲極區之間形成第一奈米片通道結構和第二奈米片通道結構。
在操作2704中，第三奈米片通道結構和第四奈米片通道結構形成在基板上方、橫向佈置在第一奈米片通道結構和第二奈米片通道結構旁邊、以及在第三源極/汲極區和第四源極/汲極區之間。第15圖顯示了對應操作2702和2704的一些實施例的剖面圖1500。
在操作2706中，在第一、第二、第三和第四奈米片通道結構上方和之間形成冗餘罩幕層。第17圖顯示了對應操作2706的一些實施例的剖面圖1700。
在操作2708中，移除冗餘罩幕層的一部分以形成冗餘罩幕結構，冗餘罩幕結構直接佈置在第三和第四奈米片通道結構之間並且直接佈置在第三奈米片通道結構和基板之間。第18圖顯示了對應操作2708的一些實施例的剖面圖1800。
在操作2710中，形成圍繞第一和第二奈米片通道結構的第一閘極電極層。第一閘極電極層也形成在第三和第四奈米片通道結構上方。第20圖顯示了對應操作2710的一些實施例的剖面圖2000。
在操作2712中，第一和第二奈米片通道結構被罩幕結構覆蓋。
在操作2714中，從第三和第四奈米片通道結構移除第一閘極電極層。第21圖顯示了對應操作2712和2714的一些實施例的剖面圖2100。
在操作2716中，從第三和第四奈米片通道結構之間以及從第三奈米片通道結構和基板之間移除冗餘罩幕結構。第22圖顯示了對應操作2716的一些實施例的剖面圖2200。
在操作2718中，移除罩幕結構。
在操作2720中，形成圍繞第三和第四奈米片通道結構並且在第一閘極電極層上方的第二閘極電極層。第23圖顯示了對應操作2720的一些實施例的剖面圖2300。
因此，本揭露涉及一種方法，此方法使用冗餘罩幕結構在具有第二閘極電極結構的第二NSFET旁邊橫向形成具有第一閘極電極結構的第一NSFET，以增加裝置密度而仍保持第一和第二NSFET的可靠性。
因此，在一些實施例中，本揭露涉及一種積體電路晶片，積體電路晶片包括：第一奈米片場效電晶體，佈置在基板上方，並且具有第一臨界電壓，第一奈米片場效電晶體包括：第一閘極電極層，從第一源極/汲極區延伸到第二源極/汲極區，以及複數第一奈米片通道結構，嵌入在第一閘極電極層中，並且從第一源極/汲極區延伸到第二源極/汲極區；第二奈米片場效電晶體，橫向佈置在第一奈米片場效電晶體旁邊且在基板上方，並且具有與第一臨界電壓不同的第二臨界電壓，第二奈米片場效電晶體包括：第二閘極電極層，從第三源極/汲極區延伸到第四源極/汲極區，以及複數第二奈米片通道結構，嵌入在第二閘極電極層中，並且從第三源極/汲極區延伸到第四源極/汲極區；以及第三奈米片場效電晶體，橫向佈置在第二奈米片場效電晶體旁邊且在基板上方，並且具有與第二臨界電壓不同的第三臨界電壓，第三奈米片場效電晶體包括：第三閘極電極層，從第五源極/汲極區延伸到第六源極/汲極區，以及複數第三奈米片通道結構，嵌入在第三閘極電極層中，並且從第五源極/汲極區延伸到第六源極/汲極區。
在一些實施例中，第一閘極電極層、第二閘極電極層、以及第三閘極電極層包括不同的材料。
在一些實施例中，第一閘極電極層連續地圍繞第一奈米片通道結構之每一者，其中第二閘極電極層連續地圍繞第二奈米片通道結構之每一者，並且第三閘極電極層連續地圍繞第三奈米片通道結構之每一者。
在一些實施例中，第二閘極電極層佈置在第一閘極電極層的複數外表面上方，並且第三閘極電極層佈置在第二閘極電極層的複數外表面上方。
在一些實施例中，第一奈米片通道結構、第二奈米片通道結構、以及第三奈米片通道結構之每一者被依閘極介電環圍繞，其中第一閘極電極層直接接觸第一奈米片場效電晶體的閘極介電環，第二閘極電極層直接接觸第二奈米片場效電晶體的閘極介電環，並且第三閘極電極層直接接觸第三奈米片場效電晶體的閘極介電環。
在一些實施例中，第一奈米片場效電晶體、第二奈米片場效電晶體、以及第三奈米片場效電晶體的閘極介電環包括金屬。
在其他實施例中，本揭露涉及一種積體電路晶片，積體電路晶片包括：第一奈米片場效電晶體，包括：第一奈米片通道結構，佈置在基板上方；第二奈米片通道結構，直接佈置在第一奈米片通道結構上方，並且從第一源極/汲極區平行地延伸到第二源極/汲極區；以及第一閘極電極層，連續地圍繞第一奈米片通道結構和第二奈米片通道結構，並且直接佈置在第一奈米片通道結構和第二奈米片通道結構之間；第二奈米片場效電晶體，包括：第三奈米片通道結構，佈置在基板上方；第四奈米片通道結構，直接佈置在第三奈米片通道結構上方，並且從第三源極/汲極區平行地延伸到第四源極/汲極區；以及第二閘極電極層，連續地圍繞第三奈米片通道結構和第四奈米片通道結構，並且直接佈置在第三奈米片通道結構和第四奈米片通道結構之間，其中第二閘極電極層包括與第一閘極電極層不同的材料；第三奈米片場效電晶體，包括：第五奈米片通道結構，佈置在基板上方；第六奈米片通道結構，直接佈置在第五奈米片通道結構上方，並且從第五源極/汲極區平行地延伸到第六源極/汲極區；以及第三閘極電極層，連續地圍繞第五奈米片通道結構和第六奈米片通道結構，並且直接佈置在第五奈米片通道結構和第六奈米片通道結構之間，其中第三閘極電極層包括與第一閘極電極層和第二閘極電極層不同的材料。
在一些實施例中，第二閘極電極層佈置在第一閘極電極層上方，並且第三閘極電極層佈置在第二閘極電極層和第一閘極電極層上方。
在一些實施例中，第一奈米片通道結構與第二奈米片通道結構間隔第一距離，第三奈米片通道結構與第四奈米片通道結構間隔第二距離，並且第五奈米片通道結構與第六奈米片通道結構間隔第三距離。
在一些實施例中，第一距離約等於第二距離，並且第三距離約等於第二距離。
在一些實施例中，第一距離、第二距離、以及第三距離約小於或等於12奈米。
在一些實施例中，第一閘極電極層藉由第一閘極介電層環和第一界面層環與第一奈米片通道結構分開，並且第二閘極電極層藉由第二閘極介電層環和第二界面層環與第二奈米片通道結構分開。
在一些實施例中，第一奈米片通道結構與第三奈米片通道結構間隔第一距離，第一距離在約10奈米至約50奈米之間。
在其他實施例中，本揭露涉及一種積體電路晶片的形成方法，積體電路晶片的形成方法包括：在基板上方形成第一奈米片通道結構和第二奈米片通道結構，並且第一奈米片通道結構和第二奈米片通道結構在第一源極/汲極區和第二源極/汲極區之間平行地延伸，其中第二奈米片通道結構直接佈置在第一奈米片通道結構上方；在基板上方形成第三奈米片通道結構和第四奈米片通道結構，第三奈米片通道結構和第四奈米片通道結構橫向佈置在第一奈米片通道結構和第二奈米片通道結構旁邊，並且在第三源極/汲極區和第四源極/汲極區之間平行地延伸，其中第四奈米片通道結構直接佈置在第三奈米片通道結構上方；在第一奈米片通道結構、第二奈米片通道結構、第三奈米片通道結構以及第四奈米片通道結構上方和之間形成冗餘罩幕層；從第一奈米片通道結構、第二奈米片通道結構、第三奈米片通道結構以及第四奈米片通道結構中移除冗餘罩幕層的複數部分以形成冗餘罩幕結構，冗餘罩幕結構直接佈置在第三奈米片通道結構和第四奈米片通道結構之間並且直接佈置在第三奈米片通道結構和基板之間；形成圍繞第一奈米片通道結構和第二奈米片通道結構並且在第三奈米片通道結構和第四奈米片通道結構上方的第一閘極電極層；使用罩幕結構覆蓋第一奈米片通道結構和第二奈米片通道結構；從第三奈米片通道結構和第四奈米片通道結構移除第一閘極電極層；移除冗餘罩幕結構；移除罩幕結構；以及形成圍繞第三奈米片通道結構和第四奈米片通道結構的第二閘極電極層。
在一些實施例中，冗餘罩幕結構包括氧化鋁，並且移除冗餘罩幕結構的操作是使用包含氫氧化銨的濕式蝕刻劑執行的。
在一些實施例中，第一閘極電極層包括與第二閘極電極層不同的材料。
在一些實施例中，冗餘罩幕結構包括氮化鈦或氧化鋁。
在一些實施例中，第二閘極電極層佈置在第一閘極電極層上方。
在一些實施例中，積體電路晶片的形成方法更包括：在基板上方形成第五奈米片通道結構和第六奈米片通道結構，第五奈米片通道結構和第六奈米片通道結構橫向佈置在第三奈米片通道結構和第四奈米片通道結構旁邊，並且在第五源極/汲極區和第六源極/汲極區之間平行地延伸，其中第六奈米片通道結構直接佈置在第五奈米片通道結構上方；形成額外冗餘罩幕結構，額外冗餘罩幕結構直接佈置在第五奈米片通道結構和第六奈米片通道結構之間並且直接佈置在第五奈米片通道結構和基板之間；使用額外罩幕結構覆蓋第一奈米片通道結構、第二奈米片通道結構、第三奈米片通道結構以及第四奈米片通道結構；從第五奈米片通道結構和第六奈米片通道結構移除第二閘極電極層；移除額外冗餘罩幕結構；以及形成圍繞第五奈米片通道結構和第六奈米片通道結構的第三閘極電極層。
在一些實施例中，第三閘極電極層包括與第二閘極電極層不同的材料。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:示意圖 102:第一奈米片場效電晶體 104:第二奈米片場效電晶體 106:第三奈米片場效電晶體 108:基板 110a:下部隔離結構 110b:上部隔離結構 112:第一鰭片結構 114:第二鰭片結構 116:第三鰭片結構 118:第一源極/汲極區 120:第二源極/汲極區 122:第三源極/汲極區 124:第四源極/汲極區 126:第五源極/汲極區 128:第六源極/汲極區 130:第一閘極電極結構 132:第二閘極電極結構 134:第三閘極電極結構 136:閘極電極層 138:填充層 BB’:剖面線 CC’:剖面線 200:剖面圖 202:第一奈米片通道結構 204:第二奈米片通道結構 206:第三奈米片通道結構 210:界面層 212:閘極介電層 214:第一閘極電極層 216:第二閘極電極層 218:第三閘極電極層 d1 :第一距離 d2 :第二距離 t1 :第一厚度 t2 :第二厚度 t3 :第三厚度 300:剖面圖 VG :閘極電壓 VSD3 :第三源極/汲極電壓 VSD4 :第四源極/汲極電壓 400:示意圖 500:示意圖 501:半導體層堆疊 502:間隔物層 506:半導體層 t4 :第四厚度 t5 :第五厚度 600:示意圖 601:第一半導體層堆疊 602:圖案化的間隔物層 603:第二半導體層堆疊 605:第三半導體層堆疊 606:圖案化的半導體層 610:第一罩幕結構 612:第二罩幕結構 614:第三罩幕結構 700:示意圖 800:示意圖 802:冗餘界面層 804:冗餘閘極結構 806:第四罩幕結構 900:示意圖 902:閘極間隔物層 1000:示意圖 1100:示意圖 1200:示意圖 1300:示意圖 1400:示意圖 1500:剖面圖 1502:通用層 w1 :第一寬度 1600:剖面圖 d3 :第三距離 1700:剖面圖 1702:冗餘罩幕層 t6 :第六厚度 1800:剖面圖 1802:第一冗餘罩幕結構 1804:第二冗餘罩幕結構 1806:第三冗餘罩幕結構 1900:剖面圖 1902:第五罩幕結構 2000:剖面圖 2002:第一導電層 2100:剖面圖 2102:第六罩幕結構 2104:部分 d4 :第四距離 2200:剖面圖 2202:第七罩幕結構 2300:剖面圖 2302:第二導電層 2400:剖面圖 2402:第八罩幕結構 2404:部分 2500:剖面圖 2600:剖面圖 2602:第一接點通孔 2604:第二接點通孔 2606:第三接點通孔 2700:方法 2702~2720:操作
本揭露之觀點從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1圖顯示了包括具有三個不同的閘極電極結構的三個奈米片場效電晶體(NSFET)的裝置的一些實施例的示意圖。 第2圖和第3圖顯示了對應第1圖的示意圖的一些實施例的一些NSFET的剖面圖。 第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23圖、第24圖、第25圖以及第26圖顯示了形成個別具有第一、第二和第三閘極電極結構的第一、第二和第三NSFET的方法的一些實施例的各種示意圖，其中第一、第二和第三閘極電極結構彼此不同。 第27圖顯示了對應第4圖至第26圖的方法的一些實施例的流程圖。
無
2600:剖面圖
102:第一奈米片場效電晶體
104:第二奈米片場效電晶體
106:第三奈米片場效電晶體
110a:下部隔離結構
112:第一鰭片結構
114:第二鰭片結構
116:第三鰭片結構
120:第二源極/汲極區
124:第四源極/汲極區
128:第六源極/汲極區
130:第一閘極電極結構
132:第二閘極電極結構
134:第三閘極電極結構
138:填充層
202:第一奈米片通道結構
204:第二奈米片通道結構
206:第三奈米片通道結構
210:界面層
212:閘極介電層
214:第一閘極電極層
216:第二閘極電極層
218:第三閘極電極層
1502:通用層
2602:第一接點通孔
2604:第二接點通孔
2606:第三接點通孔

Claims (1)

  1. 一種積體電路晶片，包括： 一第一奈米片場效電晶體，佈置在一基板上方，並且具有一第一臨界電壓，上述第一奈米片場效電晶體包括： 一第一閘極電極層，從一第一源極/汲極區延伸到一第二源極/汲極區，以及 複數第一奈米片通道結構，嵌入在上述第一閘極電極層中，並且從上述第一源極/汲極區延伸到上述第二源極/汲極區； 一第二奈米片場效電晶體，橫向佈置在上述第一奈米片場效電晶體旁邊且在上述基板上方，並且具有與上述第一臨界電壓不同的一第二臨界電壓，上述第二奈米片場效電晶體包括： 一第二閘極電極層，從一第三源極/汲極區延伸到一第四源極/汲極區，以及 複數第二奈米片通道結構，嵌入在上述第二閘極電極層中，並且從上述第三源極/汲極區延伸到上述第四源極/汲極區；以及 一第三奈米片場效電晶體，橫向佈置在上述第二奈米片場效電晶體旁邊且在上述基板上方，並且具有與上述第二臨界電壓不同的一第三臨界電壓，上述第三奈米片場效電晶體包括： 一第三閘極電極層，從一第五源極/汲極區延伸到一第六源極/汲極區，以及 複數第三奈米片通道結構，嵌入在上述第三閘極電極層中，並且從上述第五源極/汲極區延伸到上述第六源極/汲極區。
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