TW202117927A - 積體晶片 - Google Patents

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TW202117927A
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nanosheet channel
gate
nsfet
channel structure
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TW109137789A
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徐崇威
江國誠
朱龍琨
黃懋霖
余佳霓
王志豪
程冠倫
蔡慶威
陳豪育
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台灣積體電路製造股份有限公司
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Abstract

在一些實施例中，本揭露是有關於一種積體晶片，其包括第一奈米片場效電晶體（nanosheet field effect transistor，NSFET）。第一NSFET包括：第一奈米片通道結構，排列於基板上；第二奈米片通道結構，直接排列於第一奈米片通道結構上；以及第一閘極結構。第一奈米片通道結構及第二奈米片通道結構在第一及第二源極/汲極區之間平行延伸。第一閘極結構包括第一導電環及第二導電環，分別完全包圍第一奈米片通道結構及第二奈米片通道結構的多個外側壁，且第一閘極結構包括第一材料。第一閘極結構也包括鈍化層，其完全包圍第一及第二導電環，且直接排列於第一及第二奈米片通道結構之間，且包括不同於第一材料的第二材料。

Description

積體晶片
本發明實施例是關於積體晶片，特別是關於一種包含鈍化層之積體晶片。
半導體產業持續藉由例如降低最小部件尺寸及/或將電子裝置彼此排列得更近來改進各種電子裝置（例如，電晶體、二極體、電阻器、電容器等）的整合密度，允許更多組件整合至一個給定的區域中。舉例而言，奈米片場效電晶體（nanosheet field effect transistorr，NSFET）包括垂直排列的奈米片通道結構，其中多個閘極包圍每個奈米片通道結構以降低裝置面積且增加裝置控制。
一種積體晶片，包括：第一奈米片場效電晶體，包括：第一奈米片通道結構，排列於基板上；第二奈米片通道結構，直接排列於第一奈米片通道結構上，且從第一源極/汲極區平行延伸至第二源極/汲極區；以及第一閘極結構，包括：第一導電環，包括第一材料且完全包圍第一奈米片通道結構的多個外側壁，第二導電環，包括第一材料且完全包圍第二奈米片通道結構的多個外側壁，以及鈍化層，完全包圍第一導電環及第二導電環，直接排列於第一奈米片通道結構及第二奈米片通道結構之間，且包括不同於第一材料的第二材料。
一種積體晶片，包括：第一奈米片場效電晶體（NSFET），包括：第一源極/汲極區及第二源極/汲極區，具有第一摻雜類型且排列於基板上；第一奈米片通道結構及第二奈米片通道結構，排列於基板上且平行延伸於第一及第二源極/汲極區之間，其中第二奈米片通道結構是直接排列於第一奈米片通道結構上；第一閘極結構，包括：第一導電環，完全包圍第一奈米片通道結構，以及第二導電環，完全包圍第二奈米片通道結構；以及第二NSFET，橫向排列於第一NSFET旁，且包括：第三源極/汲極區及第四源極/汲極區，具有不同於第一摻雜類型的第二摻雜類型，且排列於基板上；第三奈米片通道結構及第四奈米片通道結構，排列於基板上且平行延伸於第三及第四源極/汲極區之間，其中第四奈米片通道結構是直接排列於第三奈米片通道結構上；以及第二閘極結構，包括：第三導電環，完全包圍第三奈米片通道結構，第四導電環，完全包圍第四奈米片通道結構，以及鈍化層，包圍第三及第四導電環，且直接將第三導電環從第四導電環分離。
一種積體晶片的形成方法，包括：形成第一奈米片通道結構及第二奈米片通道結構於基板上，且平行延伸於第一源極/汲極區及第二源極/汲極區之間，其中第二奈米片通道結構是直接排列於第一奈米片通道結構上；形成第一介電環及第二介電環，其分別覆蓋第一奈米片通道結構及第二奈米片通道結構的多個外表面；進行第一原子層沉積（atomic layer deposition，ALD）製程以形成第一導電層於基板上，包括在第一介電環上的第一導電環以及在第二介電環上的第二導電環；以及進行第二ALD製程以形成鈍化層於第一及第二導電環上，其中鈍化層將第一及第二導電環分離。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
此外，空間相對用語，例如，「在......下」、「在......下方」、「下」、「在......上方」、「上」等，是用於簡易描述本揭露之一個元件與另一個元件的關係。空間相對用語是用於涵蓋包含元件的裝置的不同方位。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在一些實施例中，奈米片場效電晶體（NSFET）可以包括從第一源極/汲極區平行延伸至第二源極/汲極區的奈米片通道結構。奈米片通道結構可以被連續地由一或多個形成閘極結構的閘極層包圍。因此，奈米片通道結構可以被「開啟」以藉由施加超過NSFET的臨界電壓的偏壓於閘極結構來允許移動電荷載子（mobile charge carriers）從第一源極/汲極區傳輸到第二源極/汲極區。
NSFET的臨界電壓至少取決於閘極結構的功函數，其至少可由閘極結構的閘極層的厚度及組成來控制。舉例而言，n-NSFET的閘極結構，其中電子是移動電荷載子，可以包含包括鋁（aluminum）的第一閘極層，其連續地包圍奈米片通道結構。包括鋁的閘極結構的功函數比起接近奈米片通道結構的價帶能階更接近第一及第二通道結構的傳導帶能階，可以降低臨界電壓以「開啟」n-NSFET。
然而，由於用於第一閘極層的形成及/或組成的前驅物反應，直接排列於奈米片通道結構之間的部分的第一閘極材料可以包括約10百分比的鋁濃度，或大於排列於奈米片通道結構的外表面上的部分的第一閘極層的鋁濃度。並且，第一閘極層中的鋁可以擴散進入閘極結構的其他膜層中，對鋁濃度造成更多不可預期性及/或變化。在這樣的實施例中，閘極結構的功函數可能會變化，且因此NSFET的臨界電壓可能會變化，因為閘極結構不具有均勻的組成，從而降低了NSFET的效能。
本揭露的各種實施例是針對一種形成具有第一閘極結構的第一NSFET的方法，上述第一閘極結構實質上組成均勻，且因此實質上第一功函數均勻。第一閘極結構可以包括第一導電層，其包括氮化鈦（titanium nitride）而不是鋁，且第一導電層可以藉由第一原子層沉積（atomic layer deposition，ALD）製程來形成以控制第一導電層的氮化鈦的厚度及組成。在這樣的實施例中，鈦（titanium）在整個第一導電層的濃度的變化可以小於1百分比，且氮（nitrogen）在整個第一導電層的濃度的變化可以小於1百分比。此外，在一些實施例中，可以進行第二ALD製程以形成鈍化層，其包括矽（silicon）且不包括鋁，排列於第一導電層上，且排列於奈米片通道結構之間以將第一閘極結構的第一功函數推至比起接近奈米片通道結構的價帶更接近其傳導帶。結果，在這樣的實施例中，第一NSFET可以是可靠的n-NSFET，其具有實質上均勻的第一臨界電壓。
此外，本揭露的各種實施例也針對一種形成橫向位於第一NSFET（例如n-NSFET）旁的第二NSFET（例如p-NSFET）的方法。在一些實施例中，第二NSFET可以包括第二閘極結構，其不同（例如，膜層的組成、膜層的厚度、膜層的數目等）於第一閘極結構，使得第二閘極結構具有不同於第一功函數的第二功函數。在這樣的實施例中，虛置罩幕結構可以直接形成於第二NSFET的奈米片通道結構之間，且接著，第一導電層及鈍化層可以形成於第一及第二NSFET的奈米片通道結構上。虛置罩幕結構縮小了直接排列於第二NSFET的奈米片通道結構之間的欲移除的第一導電層及鈍化層的最大尺寸，以避免從第二NSFET的奈米片通道結構選擇性移除第一導電層及鈍化層時之無意的（inadvertent）對第一閘極結構的過度蝕刻（over-etching）。因此，由於虛置罩幕結構，第二NSFET可以橫向形成於第一NSFET旁以增加裝置密度，而不犧牲第一閘極結構的可靠度。
第1A圖繪示了具有包含包括矽且位於包括氮化鈦的第一導電層上的鈍化層的第一閘極結構的第一奈米片場效電晶體（NSFET）一些實施例的透視圖100A。
透視圖100A繪示了第一NSFET101，其包含包括第一鰭片結構104的基板102。第一鰭片結構104透過下隔離結構106a從基板102突出。第一源極/汲極區108排列於第一鰭片結構104的第一側上，且第二源極/汲極區110排列於第一鰭片結構104的第二側上。第一閘極結構112是直接排列於第一鰭片結構104上，且奈米片通道結構（見第1B圖之118a-c）嵌入第一閘極結構112內。奈米片通道結構（見第1B圖之118a-c）從第一源極/汲極區108延伸至第二源極/汲極區110。在一些實施例中，第一源極/汲極區108及第二源極/汲極區110是由上隔離結構106b覆蓋。第二源極/汲極區110是用虛線來繪示，因為在一些實施例中，第二源極/汲極區110並非從第1A圖的透視圖110A可見的。在一些實施例中，黏著層116可以包圍第一閘極結構112。應當理解的是，黏著層116是繪示為有些透明的，使得第一閘極結構112可以在第1A圖中是可見的，且因此，在一些實施例中，黏著層116並非透明的，或並非有些透明的。
在一些實施例中，第一源極/汲極區108及第二源極/汲極區110具有第一摻雜類型（例如，n型），且基板102、第一鰭片結構104、及奈米片通道結構（見第1B圖之118a-c）是本質半導體（intrinsic semiconductor）材料。因此，第一NSFET101可以是n-NSFET，因為當一個大於第一臨界電壓的電壓施加於第一閘極結構112時，電子會是移動電荷載子，透過由第一閘極結構112包圍的奈米片通道結構（見第1B圖之118a-c）從第一源極/汲極區108流通至第二源極/汲極區110。第一NSFET101的第一臨界電壓可以取決於第一閘極結構112的第一功函數。第一閘極結構112可以包括多個閘極層114，如第1B圖中更詳細的描述，上述多個閘極層114可以影響第一閘極結構112的第一功函數。
此外，將會理解的是，在一些實例中，第一NSFET101也可以被稱為，例如，全環繞閘極場效電晶體（gate-all-around FET）、閘極環繞電晶體（gate surrounding transistor）、多橋通道（multi-bridge channel，MBC）電晶體、奈米線FET等。
第1B圖繪示了可以對應於第1A圖的剖面線BB’的第一NSFET101的一些實施例的剖面圖100B。
如第1B圖所繪示，在一些實施例中，第一NSFET101包括直接排列於第一鰭片結構104上的第一奈米片通道結構118a、直接排列於第一奈米片通道結構118a上的第二奈米片通道結構118b、以及直接排列於第二奈米片通道結構118b上的第三奈米片通道結構118c。此外，在一些實施例中，第一鰭片結構104及第一至第三奈米片通道結構118a-c包括相同的半導體材料。舉例而言，在一些實施例中，第一鰭片結構104及第一至第三奈米片通道結構118a-c可以包括本質的（intrinsic）矽。此外，第一鰭片結構及第一至第三奈米片通道結構118a-c藉由第一閘極結構112來與彼此間隔。
在一些實施例中，第一閘極結構112包括多個第一閘極層114，上述第一閘極層114可以包括以下：界面層120、閘極介電層122、第一導電層124、以及鈍化層126。在一些實施例中，多個第一閘極層114排列於下隔離結構106a上且也連續地包圍第一至第三奈米片通道結構118a-c。舉例而言，在一些實施例中，界面層120可以包括第一界面環120a、第二界面環120b、以及第三界面環120c，其直接接觸且連續地包圍第一奈米片通道結構118a、第二奈米片通道結構118b、以及第三奈米片通道結構118c。在一些實施例中，界面層120也排列於下隔離結構106a上及第一鰭片結構104上。在一些實施例中，閘極介電層122可以包括第一介電環122a、第二介電環122b、以及第三介電環122c，其分別排列於第一界面環120a、第二界面環120b、以及第三界面環120c上且分別連續地包圍第一界面環120a、第二界面環120b、以及第三界面環120c。在一些實施例中，第一導電層124可以包括第一導電環124a、第二導電環124b、以及第三導電環124c，其分別排列於第一介電環122a、第二介電環122b、以及第三介電環122c上且分別連續地包圍第一介電環122a、第二介電環122b、以及第三介電環122c。在一些實施例中，鈍化層126可以包括第一鈍化環126a、第二鈍化環126b、以及第三鈍化環126c其分別排列於第一導電環124a、第二導電環124b、以及第三導電環124c上且分別連續地包圍第一導電環124a、第二導電環124b、以及第三導電環124c。
在一些實施例中，第二鈍化環126b直接接觸第一鈍化環126a及第三鈍化環126c。此外，在一些實施例中，第二導電環124b藉由鈍化層126完全從第一導電環124a及第三導電環124c分離。因此，鈍化層126是直接排列於第一鰭片結構104及第一奈米片通道結構118a之間、直接排列於第一奈米片通道結構118a與第二奈米片通道結構118b之間、以及直接排列於第二奈米片通道結構118b與第三奈米片通道結構118c之間。
在一些實施例中，第一閘極結構112的第一功函數至少取決於第一導電層124及鈍化層126的材料及厚度。在一些實施例中，第一導電層124包括氮化鈦且具有介於，例如，大約8埃及大約50埃之間的範圍的第一厚度t1 。在一些實施例中，第一導電層124的第一厚度t1 可以在第一導電層124的整個部分是實質上恆定的。在這樣的實施例中，第一導電層124可以具有鈦的最小濃度及鈦的最大濃度。鈦的最大濃度及鈦的最小濃度之間的差值可以小於或等於約1百分比。相似地，在這樣的實施例中，第一導電層124可以具有氮的最小濃度及氮的最大濃度。氮的最大濃度及氮的最小濃度之間的差值可以小於或等於約1百分比。因此，第一導電層124可以形成為具有在整個第一導電層124實質上低變化的組成（例如，氮化鈦）及第一厚度t1 ，從而降低第一閘極結構112的第一功函數的變化。舉例而言，在一些實施例中，第一導電層124可以藉由原子層沉積（ALD）製程來形成。
此外，在一些實施例中，鈍化層126包括矽且具有例如在大約10埃及大約20埃之間的範圍中的第二厚度t2 。在一些實施例中，鈍化層126中的矽會降低第一閘極結構112的第一功函數。第一閘極結構112的第一功函數可以增加或減少，取決於第一導電層124的第一厚度t1 及鈍化層的第二厚度t2 ，從而增加或減少第一NSFET101的第一臨界電壓。
在一些實施例中，第一厚度t1 及第二厚度t2 會被第一距離d1 限制，第一距離d1 會將第二介電環122b從第一介電環122a分離，且將第二介電環122b從第三介電環122c分離。在一些實施例中，第一距離d1 可以介於，例如，大約4奈米及大約6奈米之間的範圍。在一些實施例中，第一距離d1 可以藉由增加第一至第三奈米片通道結構118a-c之間的間隔來增加。然而，增加第一至第三奈米片通道結構118a-c之間的間隔會增加第一NSFET101的尺寸，因為電子裝置持續減少所以並不理想。
因此，用於形成第一導電層124及鈍化層126的製造方法會遷就以下第一距離d1 以及第一及第二厚度t1 、t2 之間的關係：d1 =t2 +2t1 。舉例而言，在一些實施例中，d1 可以等於5奈米。在一些這樣的實施例中，第一導電層124的第一厚度t1 可以等於約2奈米，且鈍化層126的第二厚度t2 可以等於約1奈米。在其他的實施例中，第一距離d1 以及第一及第二厚度t1 、t2 之間的關係可以是如下：d1 =2t2 +2t1 。如果第一厚度t1 太大而使得鈍化層126無法直接形成於第二奈米片通道結構118b與第一或第三奈米片通道結構118a、118c之間，第一閘極結構112的功函數會變化，且因此第一NSFET的第一臨界電壓也會變化且無法預期。因此，在一些實施例中，第一導電層124及鈍化層126可以透過原子層沉積（ALD）製程來沉積，用以控制第一及第二厚度t1 、t2 。在一些實施例中，為了防止在第一導電層124上的氧化，且因此最大化第二厚度t2 ，第一導電層124的沉積是與鈍化層126的沉積原位（in-situ）進行。在這樣的實施例中，原位意味著基板（第1A圖之102）在形成第一導電層124及鈍化層126時並未從主機（mainframe）結構移出，使得在第一導電層124的形成及鈍化層126的形成之間沒有破真空。
第1C圖繪示了可以對應於第1A圖的剖面線CC’的第一NSFET101的一些實施例的剖面圖100C。
如第1C圖所繪示，在一些實施例中，第一、第二、及第三奈米片通道結構118a、118b、118c從第一源極/汲極區108平行延伸至第二源極/汲極區110。此外，第一、第二、第三奈米片通道結構118a、118b、118c直接接觸第一源極/汲極區108及第二源極/汲極區110。在一些實施例中，在多個第一閘極層114的形成時，多個第一閘極層114是形成於第一鰭片結構104、第一至第三奈米片通道結構118a-c、第一源極/汲極區108、以及第二源極/汲極區110上。因此，在一些實施例中，從剖面圖100C來看，多個第一閘極層114的其中一些，例如界面層120、閘極介電層122、以及第一導電層124會呈現矩形環狀。在其他的實施例中，多個第一閘極層114從第1C圖的剖面圖100C可以呈現更橢圓或更圓環狀。
在操作第一NSFET101時，可以將閘極電壓VG 施加至黏著層116，可以將第一源極/汲極電壓VSD1 施加至第一源極/汲極區108，且可以將第二源極/汲極電壓VSD2 施加至第二源極/汲極區110。在一些實施例中，當閘極電壓VG 的絕對值超過第一NSFET101的第一臨界電壓的絕對值時，第一NSFET101被「開啟」，使得移動電荷載子（例如，電子）傳輸於第一源極/汲極區108及第二源極/汲極區110之間。在一些實施例中，接觸孔將黏著層116、第一源極/汲極區108、及第二源極/汲極區110分別耦合至閘極電壓源、第一源極/汲極電壓源、及第二源極/汲極電壓源。在一些實施例中，黏著層116包括導電材料，例如，舉例而言，氮化鈦、氮化鉭（tantalum nitride）等。因此，黏著層116可以電性耦合至第一閘極結構112。因為第一閘極結構112的多個第一閘極層114的實質上恆定的組成及厚度，第一NSFET101的第一臨界電壓也可以是實質上恆定的。因此，當閘極電壓VG 超過第一NSFET101的第一臨界電壓時，第一至第三奈米片通道結構118a-c可以同時地且可靠地「開啟」。
第1D圖繪示了功函數對包括氮化鈦的第一導電層（第1B圖之124）的第一厚度（第1B圖之t1 ）的圖表100D。
如第1D圖所繪示，第一畫線136繪示了在鈍化層（第1B圖之126）的第二厚度（第1B圖之t2 ）等於零的一些實施例中之第一閘極結構（第1B圖之112）的第一功函數對上第一導電層（第1B圖之124）的第一厚度（第1B圖之t1 ）。換句話說，第一畫線136繪示了當第一閘極結構（第1B圖之112）包含包括氮化鈦的第一導電層（第1B圖之124）而不包含鈍化層（第1B圖之126）時的第一閘極結構（第1B圖之112）的第一功函數。因此，當第一導電層（第1B圖之124）的第一厚度（第1B圖之t1 ）增加，包括氮化鈦而不是矽的第一閘極結構（第1B圖之112）的第一功函數會增加。第二畫線138繪示了當第一閘極結構（第1B圖之112）包含包括氮化鈦的第一導電層（第1B圖之124）以及包括矽的鈍化層（第1B圖之126）時，第一閘極結構（第1B圖之112）的第一功函數如何變化。由第二畫線138所代表的第一閘極結構（第1B圖之112）可以具有鈍化層（第1B圖之126）的第二厚度（第1B圖之t2），其大於零且為恆定，而第一厚度（第1B圖之t1 ）增加以收集用於第二畫線138的功函數資料。圖表100D顯示了在一些實施例中，因為第二畫線138具有比第一畫線136更大的斜率，包括矽的鈍化層（第1B圖之126）的存在增加了變化第一閘極結構（第1B圖之112）的第一功函數的能力。
此外，第1D圖的圖表100D繪示了由第二畫線138與第一畫線136交會處所定義的第一厚度飽和值140。在第一導電層（第1B圖之124）的第一厚度飽和值140之前，鈍化層（第1B圖之126）會減少第一閘極結構（第1B圖之112）的第一功函數。然而，在第一導電層（第1B圖之124）的第一厚度飽和值140之後，鈍化層（第1B圖之126）的矽的存在可以不影響第一閘極結構（第1B圖之112）的第一功函數。在一些實施例中，第二畫線138可以在第一厚度（第1B圖之t1 ）從約8埃增加至約50埃時代表第一功函數資料。因此，在一些實施例中，第一厚度飽和值140可以是，例如，在約45埃及約55埃之間的範圍中。
此外，第一至第三奈米片通道結構（第1B圖之118a-c）的真空能階（vacuum level）130、傳導帶能階132、及價帶能階134繪示於圖表100D上。因此，當包括氮化鈦的第一導電層（第1B圖之124）的第一厚度（第1B圖之t1）較低且當第一閘極結構（第1B圖之112）包括鈍化層（第1B圖之126）時，第一閘極結構（第1B圖之112）具有最接近第一至第三奈米片通道結構（第1B圖之118a-c）的傳導帶能階132的第一功函數。當第一NSFET（第1B圖之101）是n型NSFET時，接近傳導帶能階132的第一功函數會降低第一NSFET（第1B圖之101）的第一臨界電壓。在其他的實施例中，可能需要第一NSFET（第1B圖之101）的較高的臨界電壓，且因此，可以增加第一導電層（第1B圖之124）的第一厚度（第1B圖之t1 ）。因此，在一些實施例中，可以調整包括氮化鈦的第一導電層（第1B圖之124）的第一厚度（第1B圖之t1 ）以調整第一閘極結構（第1B圖之112）的第一功函數，且因此，調整第一NSFET（第1B圖之101）的第一臨界電壓。
第2A圖繪示了橫向排列於第二NSFET旁的第一NSFET的一些實施例的透視圖200A，其中第一NSFET的第一閘極結構具有與第二NSFET的第二閘極結構不同的功函數。
透視圖200A繪示了橫向排列於第一NSFET101旁的第二NSFET201。在一些實施例中，第二NSFET201可以包括從基板102突出的第二鰭片結構204。在一些實施例中，第二鰭片結構204包括本質半導體材料，從基板102突出並穿過下隔離結構106a，且藉由下隔離結構106a從第一鰭片結構104分離。在一些實施例中，第二NSFET201包括排列於第二鰭片結構204的第一側上的第三源極/汲極區208以及排列於第二鰭片結構204的第二側上的的第四源極/汲極區210。第二閘極結構212是直接排列於第二鰭片結構204上，且第二NSFET201的奈米片通道結構（見第2B圖之218a-c）是嵌入於第二閘極結構212內。第二NSFET201的奈米片通道結構（見218a-c）從第三源極/汲極區208延伸至第四源極/汲極區210。在一些實施例中，第三源極汲極區208及第四源極/汲極區210是由上隔離結構106b覆蓋。此外，黏著層116可以包圍第一及第二閘極結構112、212。
在這樣的實施例中，第一閘極結構112可以具有第一功函數，其影響第一NSFET101的第一臨界電壓，且第二閘極結構212可以具有第二功函數，其影響第二NSFET201的第二臨界電壓。第一功函數可以與第二功函數不同，且因此在一些實施例中，第一閘極結構112可以具有與第二閘極結構212不同的結構（例如，膜層的組成、膜層的厚度、膜層的數目等）。在一些實施例中，舉例而言，第三源極汲極區208及第四源極/汲極區210具有第二摻雜類型（例如，p型），而第一源極/汲極區108及第二源極/汲極區110具有第一摻雜類型（例如，n型），其與第二摻雜類型（例如，p型）不同。在這樣的實施例中，當第一NSFET101「開啟」時，第一NSFET101的移動電荷載子可以是電子，而當第二NSFET201「開啟」時，第二NSFET201的移動電荷載子可以是電洞。在這樣的實施例中，第一NSFET101可以是n型NSFET，且第二NSFET201可以是p型NSFET。在其他實施例中，第一及第二源極/汲極區108、110以及第三及第四源極/汲極區208、210可以具有相同的摻雜類型，且第一NSFET101及第二NSFET201因為不同的結構而具有不同的臨界電壓，且因此導致第一及第二閘極結構112、212之不同的功函數。在一些實施例中，第一閘極結構112可以包括多個第一閘極層114，且第二閘極結構212可以包括多個第二閘極層214。如第2B圖中更詳細的描述，多個第一閘極層114及多個第二閘極層214可以具有相同點及不同點。
第2B圖繪示了橫向排列於第二NSFET201旁的第一NSFET101的一些實施例的剖面圖200B，其可以對應於第2A圖的剖面線BB’。
如第2B圖所繪示，在一些實施例中，第二NSFET201包括直接排列於第二鰭片結構204上的第四奈米片通道結構218a、直接排列於第四奈米片通道結構218a上的第五奈米片通道結構218b、以及直接排列於第五奈米片通道結構218b上的第六奈米片通道結構218c。第二鰭片結構204及第四至第六奈米片通道結構218a-c是藉由第二閘極結構212來與彼此間隔。在一些實施例中，第四奈米片通道結構218a、第五奈米片通道結構218b、以及第六奈米片通道結構218c分別橫向排列於第一奈米片通道結構118a、第二奈米片通道結構118b、以及第三奈米片通道結構118c旁。此外，在一些實施例中，第一至第三奈米片通道結構118a-c、第四至第六奈米片通道結構218a-c、第一鰭片結構104、以及第二鰭片結構204包括相同的半導體材料，例如，舉例而言，本質的矽。在其他的實施例中，相同的半導體材料可以是摻雜的矽或一些其他適合的半導體材料。
在一些實施例中，第二閘極結構212包括多個第二閘極層214，其可以包含以下：界面層120、閘極介電層122、及第二導電層224。舉例而言，在一些實施例中，界面層120可以更包括：第四界面環220a、第五界面環220b、及第六界面環220c，其分別直接接觸且連續地包圍第四奈米片通道結構218a、第五奈米片通道結構218b、第六奈米片通道結構218c。在一些實施例中，界面層120也排列於第二鰭片結構204上。在一些實施例中，閘極介電層122可以包括第四介電環222a、第五介電環222b、及第六介電環222c，其分別排列於第四界面環220a、第五界面環220b、及第六界面環220c上，且分別連續地包圍第四界面環220a、第五界面環220b、及第六界面環220c。在一些實施例中，第二導電層224可以包括第四導電環224a、第五導電環224b、及第六導電環224c，其分別排列於第四介電環222a、第五介電環222b、及第六介電環222c上，且分別連續地包圍第四介電環222a、第五介電環222b、及第六介電環222c。在一些實施例中，第五導電環224b直接接觸第四導電環224a及第六導電環224c。因此，第二導電層224是直接排列於第二鰭片結構204與第四奈米片通道結構218a之間、第四奈米片通道結構218a與第五奈米片通道結構218b之間、以及第五奈米片通道結構218b與第六奈米片通道結構218c之間。
在一些實施例中，第二導電層224也可以排列於第一至第三奈米片通道結構118a-c上。因為第二閘極結構212包括第二導電層224但不包括第一導電層124或鈍化層126，第二閘極結構212可以具有不同於第一閘極結構112的第一功函數的第二功函數。在一些實施例中，舉例而言，第一閘極結構112的第一功函數可以小於第二閘極結構212的第二功函數。在這樣的實施例中，第一NSFET101可以是n型NSFET，且第二NSFET201可以是p型NSFET。
在一些實施例中，在第一及第二閘極結構112、212的形成時，可以將虛置罩幕結構（例如，見第17圖之1702）直接形成於第二鰭片結構204與第四奈米片通道結構218a之間、第四奈米片通道結構218a與第五奈米片通道結構218b之間、以及第五奈米片通道結構218b與第六奈米片通道結構218c之間。虛置罩幕結構（例如，見第17圖之1702）縮小了直接排列於第四至第六奈米片通道結構218a-c之間的欲移除的第一導電層124及鈍化層126的最大尺寸，以避免從第四至第六奈米片通道結構218a-c選擇性移除第一導電層124及鈍化層126時之第一閘極結構112的無意的過度蝕刻。因此，在一些實施例中，第二NSFET201及第一NSFET101可以形成於相同的結構（第2A圖之102）上，且可以具有不同的功函數而不犧牲第一NSFET101的第一閘極結構112。
第3圖繪示了第2B圖的一些替代的實施例的剖面圖300，其中第一NSFET排列於第二NSFET旁且耦合至相同的接觸孔。
在一些實施例中，黏著層116包括導電材料，例如，舉例而言，氮化鉭或氮化鈦、且因此黏著層116電性耦合至第一閘極結構112及第二閘極結構212。在一些實施例中，接觸孔302可以排列於黏著層116上且與其電性耦合，且可以將閘極電壓施加至接觸孔302以選擇性「開啟」第一NSFET101或第二NSFET201。因為第一NSFET101的第一臨界電壓不同於第二NSFET201的第二臨界電壓，第一NSFET101可以被「開啟」而同時第二NSFET201是「關閉」的，反之亦然。
在一些實施例中，界面層120可以包括氧化物，例如，舉例而言，二氧化矽（silicon dioxide）。在一些實施例中，閘極介電層122可以包括高介電常數介電材料，例如，舉例而言，二氧化鉿（hafnium dioxide）、二氧化鋯（zirconium dioxide）、氧化矽鉿（hafnium silicon oxide）、或一些其他適合的介電材料。此外，在一些實施例中，第二導電層224包括導電材料，例如，舉例而言，氮化鈦、氮化鉭、氮化碳鎢（tungsten carbon nitride）、或一些其他適合的導電材料。因此，在一些實施例中，第二導電層224包括與第一導電層124相同的材料（例如，氮化鈦），而在一些其他實施例中，第二導電層224包括與第一導電層124不同的材料。
此外，在一些實施例中，黏著層116、第一導電層124、及第二導電層224可以包括相同的材料（例如，氮化鈦），而在一些其他的實施例中，黏著層116、第一導電層124、或第二導電層224的至少其中一個會包括不同的材料。可以理解的是，如果黏著層116及第二導電層224包括相同的材料，黏著層116及第二導電層224就不能夠區別彼此。因此，在第3圖的剖面圖300中，在黏著層116及第二導電層224之間的界面304是以虛線繪示。
此外，在一些實施例中，第四介電環222a與第五介電環222b分離第一距離d1 ，且第五介電環222b與第六介電環222c分離第一距離d1 。在這樣的實施例中，第二導電層224可以具有第三厚度t3，其大於或等於第一距離d1的一半。因此，在一些實施例中，第二導電層224比第一導電層124厚且比鈍化層126厚。
第4~13、14A、14B、15~26圖繪示了一種具有第一閘極結構的第一NSFET的形成方法的一些實施例的各種視圖400~2600，其中上述第一NSFET排列於具有不同於第一閘極結構的第二閘極結構的第二NSFET旁。雖然第4~13、14A、14B、15~26圖是被描述為關於一個方法，可以理解的是，第4~13、14A、14B、15~26圖中所揭露的結構並非限定於這樣的方法，而是可以獨自作為獨立於上述方法的結構。
如第4圖的透視圖400所示，提供了基板102。在一些實施例中，基板102可以是或包括半導體晶圓、半導體基板、絕緣體上矽（silicon-on-insulator，SOI）基板、或一些其他適合的基板。在一些實施例中，基板102可以包括第一半導體材料，例如，舉例而言，矽、鍺（germanium）、或一些其他適合的半導體材料。在這樣的實施例中，基板102可以是本質的（例如，非摻雜的）半導體。
如第5圖的透視圖500所示，在一些實施例中，可以形成半導體層堆疊501於基板102上。上述堆疊可以包括間隔層502及半導體層506，其中間隔層502及半導體層506在半導體層堆疊501中是以交替的順序排列。換句話說，每個半導體層506是排列於一個下方的間隔層502及一個上方的間隔層502之間。在一些實施例中，半導體層506包括第一半導體材料，間隔層502包括不同於第一半導體材料的第二半導體材料。舉例而言，在一些實施例中，第一半導體材料可以包括矽，而第二半導體材料可以包括鍺或矽鍺（silicon germanium）。在一些實施例中，半導體層506及間隔層502是由磊晶成長製程所形成。
此外，在一些實施例中，半導體層506具有第四厚度t4 ，且間隔層502具有第五厚度t5 。在一些實施例中，間隔層502被移除，且最後半導體層506形成為奈米片通道結構（例如，見第14圖之218）。因此，間隔層502的第五厚度t5 可以決定奈米片通道結構（例如，第14A圖之218）的間隔。在一些實施例中，第四厚度t4 可以介於一個範圍中，舉例而言，大約4奈米及大約8奈米之間。在一些實施例中，第五厚度t5 可以介於一個範圍中，舉例而言，大約8奈米及大約15奈米之間。此外，在一些實施例中，半導體層堆疊501的最上層可以是其中一個間隔層502，用於在未來的製程步驟中保護半導體層506。在一些實施例中，可以理解的是，雖然在第5圖的透視圖500中繪示了四個半導體層506，在半導體層堆疊501中的半導體層506的數目可以小於或大於四。
如第6圖的透視圖600所示，在一些實施例中，第一罩幕結構610及第二罩幕結構612是排列於半導體層堆疊（第5圖之501）上。在一些實施例中，可以利用光微影及移除（例如，蝕刻）製程來形成第一及第二罩幕結構610、612。在一些實施例中，第一及第二罩幕結構610、612可以包括光阻材料或硬遮罩材料。
此外，如第6圖的透視圖600所示，在一些實施例中，可以根據第一及第二罩幕結構610、612來進行第一移除製程以從基板102形成第一鰭片結構104及第二鰭片結構204。在一些實施例中，第一移除製程可以是或包括乾、垂直蝕刻。第一鰭片結構104透過基板102連續地連接至第二鰭片結構204，且第一鰭片結構104及第二鰭片結構204直接位於第一罩幕結構610及第二罩幕結構612下方。在一些實施例中，第一鰭片結構104以第三距離d3 與第二鰭片結構204分離。在一些實施例中，舉例而言，第三距離d3介於大約30奈米及大約80奈米之間的範圍中。此外，第一移除製程移除了沒有被第一及第二罩幕結構610、612覆蓋的部分的半導體層（第5圖之506）及間隔層（第5圖之502）。因此，在第一移除製程後，在一些實施例中，包括圖案化的間隔層602及圖案化的半導體層606之第一半導體層堆疊601排列於第一鰭片結構104上，且包括圖案化的間隔層602及圖案化的半導體層606之第二半導體層堆疊603排列於第二鰭片結構204上。可以理解的是，在其中只形成了一個奈米片場效電晶體（NSFET）的其他的實施例中，可以使用第一罩幕結構610，而不使用第二罩幕結構612，以形成排列於基板102上的第一鰭片結構104及第一半導體層堆疊601。
如第7圖的透視圖700所示，在一些實施例中，下隔離結構106a可以形成於基板102上以及第一鰭片結構104及第二鰭片結構204之間。下隔離結構106a可以在第一鰭片結構104及第二鰭片結構204之間提供電性隔離。在一些實施例中，下隔離結構106a可以包括介電材料，例如，舉例而言，氮化物（例如，氮化矽、氮氧化矽（silicon oxynitride））、碳化物（例如，碳化矽（silicon carbide））、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低介電常數（low-k）氧化物（例如，碳摻雜氧化物、SiCOH）等。
在一些實施例中，下隔離結構106a是透過各種步驟形成，包括熱氧化或沉積製程（例如，物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（CVD）、PE-CVD、原子層沉積（ALD）、濺鍍等）、以及移除製程（例如，濕蝕刻、乾蝕刻、化學機械拋光（CMP）等）。舉例而言，在一些實施例中，介電材料沉積於基板102以及第一及第二罩幕結構（第6圖之610、612）上。接著，在一些實施例中，利用移除製程，例如CMP，來移除部分的介電材料以及第一及第二罩幕結構（第6圖之610、612），從而露出第一及第二半導體層堆疊601、603。接著，在一些實施例中，可以進行另一個移除製程，例如垂直、乾蝕刻，以移除包圍第一及第二半導體層堆疊601、603的部分的介電材料來形成下隔離結構106a。可以理解的是，其他用以形成下隔離結構106a的製程及/或步驟的順序也在本揭露的範圍內。
如第8圖的透視圖800所示，可以將虛置閘極結構804形成於第一及第二半導體層堆疊601、603上。在一些實施例中，虛置界面層802將第一及第二半導體層堆疊601、603從虛置閘極結構804分離，且第三罩幕結構806排列於虛置閘極結構804上。在一些實施例中，為了形成虛置閘極結構804，先將虛置界面層802的虛置界面材料形成於第一及第二半導體層堆疊601、603上。在一些實施例中，虛置界面層802可以包括，舉例而言，介電材料，例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、或一些其他適合的材料。接著，在一些實施例中，虛置閘極結構804的虛置閘極材料，例如，舉例而言，多晶矽（polysilicon），形成於虛置界面材料上。虛置閘極材料及/或虛置界面材料可以藉由熱氧化製程及/或沉積製程（例如，PVD、CVD、PE-CVD、ALD等）的方法來形成。在一些實施例中，第三罩幕結構806形成於虛置閘極材料上且直接位於第一及第二半導體層堆疊601、603上方。在一些實施例中，第三罩幕結構806可以利用光微影及移除（例如，蝕刻）製程來形成。在一些實施例中，第三罩幕結構806可以包括光阻材料或硬遮罩材料。在第三罩幕結構806的形成之後，可以進行移除製程（例如，蝕刻）來移除不直接位於第三罩幕結構806下方的部份的虛置閘極材料及虛置界面材料，從而分別形成虛置閘極結構804及虛置界面層802。
如第9圖的透視圖900所示，在一些實施例中，可以將閘極間隔層902形成於下隔離結構106a、第一半導體層堆疊601、第二半導體層堆疊603、及虛置閘極結構（第8圖之804）上。在一些實施例中，閘極間隔層902可以是或包括介電材料，例如，舉例而言，氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、低介電常數氧化物（例如，碳摻雜氧化物、SiCOH）等。此外，在一些實施例中，閘極間隔層902可以藉由沉積製程（例如，PVD、CVD、PE-CVD、ALD、濺鍍等）的方法來沉積。可以理解的是，其他形成閘極間隔層902的材料及/或方法也在本揭露的範圍內。
如第10圖的透視圖1000所示，在一些實施例中，可以進行第二移除製程以移除不直接位於第三罩幕結構806下方的部份的閘極間隔物902、第一半導體層堆疊601、及第二半導體層堆疊603。在一些實施例中，第二移除製程可以是或包括蝕刻製程。在一些實施例中，可以使用單一蝕刻劑以移除閘極間隔層902、第一半導體層堆疊601、及第二半導體層堆疊603，而在其他實施例中，可以使用多個蝕刻劑以進行第二移除製程。在第二移除製程後，第一鰭片結構104及第二鰭片結構204露出。在一些實施例中，下隔離結構106a、第一鰭片結構104、第二鰭片結構204、及/或第三罩幕結構806的上部可以藉由第二移除製程殘留地（residually）移除。因此，在一些實施例中，在第二移除製程後，第一鰭片結構104及第二鰭片結構204可以具有在下隔離結構106a的上表面下方的上表面。
如第11圖的透視圖1100所示，在一些實施例中，可以進行磊晶製程以形成第一源極/汲極區108及第二源極/汲極區（未顯示）於第一鰭片結構104上，且形成第三源極/汲極區208及第四源極/汲極區210於第二鰭片結構204上。第一源極/汲極區108、第二源極/汲極區（未顯示）、第三源極/汲極區208、及第四源極/汲極區210可以包括第三半導體材料。在一些實施例中，第三半導體材料可以是，舉例而言，摻雜的矽。因此，在一些實施例中第一鰭片結構104、第二鰭片結構204、第一源極/汲極區108、第二源極/汲極區（未顯示）、第三源極/汲極區208、及第四源極/汲極區210可以包括矽。在一些實施例中，第一源極/汲極區108及第二源極/汲極區（未顯示）可以具有第一摻雜類型，而第三源極/汲極區208及第四源極/汲極區210可以具有與第一摻雜類型不同的第二摻雜類型。舉例而言，在一些實施例中，第一摻雜類型可以是n型而第二摻雜類型可以是p型。在一些實施例中，由於磊晶成長製程，第一源極/汲極區108、第二源極/汲極區（未顯示）、第三源極/汲極區208、及第四源極/汲極區210可以呈現六邊形、菱形、或一些其他的幾何形狀。此外，在一些實施例中，第一源極/汲極區108、第二源極/汲極區（未顯示）、第三源極/汲極區208、及第四源極/汲極區210不直接接觸彼此。
如第12圖的透視圖1200，在一些實施例中，將上隔離結構106b形成於下隔離結構106a、第一源極/汲極區108、第二源極/汲極區（未顯示）、第三源極/汲極區208、及第四源極/汲極區210上。在一些實施例中，上隔離結構106b包括介電材料，例如，舉例而言，氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、低介電常數氧化物（例如，碳摻雜氧化物、SiCOH）等。在一些實施例中，上隔離結構106b可以提供電性隔離於第一源極/汲極區108、第二源極/汲極區（未顯示）、第三源極/汲極區208、及第四源極/汲極區（第11圖之210）之間。在一些實施例中，上隔離結構106b是藉由沉積製程（例如，PVD、CVD、PE-CVD、ALD等）的方法來形成。此外，在一些實施例中，在上隔離結構106b的形成之前，可以將蝕刻停止層（未顯示）形成於下隔離結構106a、第一源極/汲極區108、第二源極/汲極區（未顯示）、第三源極/汲極區208、及第四源極/汲極區（第11圖之210）上。
如第13圖的透視圖1300所示，在一些實施例中，進行第三移除製程以從第一半導體層堆疊601及第二半導體層堆疊603移除第三罩幕結構（第8圖之806）、虛置閘極結構（第8圖之804）、及虛置界面層（第8圖之802）。在一些實施例中，第三移除製程包括CMP步驟及/或蝕刻步驟。舉例而言，在一些實施例中，第三移除製程首先包含CMP製程以移除上隔離結構106b的上部且完全移除第三罩幕結構（第8圖之806）以露出虛置閘極結構（第8圖之804）。在一些實施例中，第三移除製程更包含進行蝕刻製程以完全移除虛置閘極結構（第8圖之804）來露出第一半導體層堆疊601及第二半導體層堆疊603。可以理解的是，第二源極/汲極區110及第四源極/汲極區210是排列於閘極間隔層902後方，且因此是用虛線來繪示。
如第14A圖的透視圖1400A所示，在一些實施例中，進行第四移除製程以從第一半導體層堆疊（第13圖之601）移除圖案化的間隔層（第13圖之602），且從第二半導體層堆疊（第13圖之603）移除圖案化的間隔層（第13圖之602）。在一些實施例中，第四移除製程包括等向性蝕刻步驟，使得來自第一及第二半導體層堆疊（第13圖之601、603）的圖案化的間隔層（第13圖之602）可以從圖案化的半導體層（第13圖之606）之間被完全移除。在一些實施例中，第四移除製程可以包括濕蝕刻劑或乾蝕刻劑。在第四移除製程後，包括圖案化的半導體層（第13圖之606）的第一奈米片通道結構堆疊（見，第14B圖之118）從第一源極/汲極區108延伸至第二源極/汲極區110，且在一些實施例中，包括圖案化的半導體層（第13圖之606）的第二奈米片通道結構堆疊218從第三源極/汲極區208延伸至第四源極/汲極區210。
第14B圖繪示了可以對應至第14A圖的剖面線BB’的一些實施例的剖面圖1400B。
如第14B圖的剖面圖1400B所示，在一些實施例中，在第四移除製程後，第一奈米片通道結構堆疊118排列於第一鰭片結構104上，且第二奈米片通道結構堆疊218排列於第二鰭片結構204上。在一些實施例中，第一奈米片通道結構堆疊118包括第一奈米片通道結構118a、第二奈米片通道結構118b、第三奈米片通道結構118c、及第四奈米片通道結構118d。在一些實施例中，第二奈米片通道結構堆疊218包括第五奈米片通道結構218a、第六奈米片通道結構218b、第七奈米片通道結構218c、及第八奈米片通道結構218d。因此，在一些實施例中，第一奈米片通道結構堆疊118包括四個奈米片通道結構，且第二奈米片通道結構堆疊218包括四個奈米片通道結構。可以理解的是，在其他實施例中，第一及第二奈米片通道結構堆疊118、218可以各自包括多於或少於四個奈米片通道結構。
在一些實施例中，在第四移除製程後，由剖面圖1400B，第一至第八奈米片通道結構118a-d、218a-d呈現有圓化的（rounded）角的拉長的橢圓形或矩形。在一些實施例中，圓化的角是第四移除製程的結果。在其他的實施例中，在第四移除製程後，由剖面圖1400B，第一至第八奈米片通道結構118a-d、218a-d可以呈現圓形、方形、矩形、六邊形、橢圓形、菱形、或一些其他幾何形狀。
此外，在一些實施例中，第一至第四奈米片通道結構118a-d以第四距離d4 彼此間隔，且第五至第八奈米片通道結構218a-d也以第四距離d4 彼此間隔。舉例而言，第四距離d4 是第三奈米片通道結構118c的上表面與第四奈米片通道結構118d的下表面之間的距離。在一些實施例中，舉例而言，第四距離d4 介於大約8奈米及大約15奈米之間的範圍中。因此，在一些實施例中，間隔層（第5圖之502）的第五厚度（第5圖之t5 ）會決定第四距離d4 。此外，在一些實施例中，第一至第四奈米片通道結構118a-d及第五至第八通道結構218a-d各自具有第四厚度t4 。在一些實施例中，第四厚度t4 可以介於一個範圍中，舉例而言，大約4奈米及大約8奈米之間。因此，在一些實施例中，半導體層506的第四厚度t4 會決定第一至第八奈米片通道結構118a-d、218a-d的第四厚度t4 。此外，在一些實施例中，第一至第八奈米片通道結構118a-d、218a-d可以具有第一寬度w1 ，其介於，舉例而言，大約40奈米及大約60奈米之間的範圍中。可以理解的是，其他數值的第四距離d4 、第四厚度t4 、及第一寬度w1 也在本揭露的範圍內。
可以理解的是，為了便於繪示，通用層（generic layer）1402是繪示於第一及第二奈米片通道結構堆疊118、218的後方以及第二及第四源極/汲極區110、210的前方。舉例而言，由第14A圖的透視圖1400A，可以理解的是，在第14B圖的剖面圖1400B中，通用層1402在一些實施例中代表閘極間隔層902。通用層1402是用虛線輪廓繪示為白框。如此一來，在未來的製程步驟中，可以更容易看到形成於第一及第二奈米片通道結構118、218周圍的膜層。
此外，可以理解的是，在本揭露中用於奈米片通道結構（例如，118a、118b、218a、218b等）、界面環（例如，120a、120b、220a、220b等）、介電環（例如，122a、122b等）、及導電環（例如，124a、124b、224a、224b等）的識別碼（identifiers）為通用的識別碼，且可以在圖式說明之間變化。舉例而言，在第2B圖中，第四奈米片通道結構是標記為「218a」，而在第14B圖中，「218a」標記第五奈米片通道結構。
如第15圖的剖面圖1500所示，在一些實施例中，界面層120示形成於第一及第二鰭片結構104、204上以及第一至第八奈米片通道結構118a-d、218a-d之間。在一些實施例中，界面層120可以包括，舉例而言，例如二氧化矽的氧化物。在這樣的實施例中，界面層120可以藉由熱氧化製程的方法或藉由其他沉積製程（例如，CVD、PVD、PE-CVD、ALD、濺鍍等）來形成。在一些實施例中，界面層120可以具有，舉例而言，介於大約8埃及大約15埃之間的範圍中的厚度。在一些實施例中，界面層120包括第一界面環120a、第二界面環120b、第三界面環120c、第四界面環120d、第五界面環220a、第六界面環220b、第七界面環220c、及第八界面環220d，其分別直接接觸且連續地包圍第一奈米片通道結構118a、第二奈米片通道結構118b、第三奈米片通道結構118c、第四奈米片通道結構118d、第五奈米片通道結構218a、第六奈米片通道結構218b、第七奈米片通道結構218c、及第八奈米片通道結構218d。
此外，在一些實施例中，閘極介電層122形成於介面層120上。在一些實施例中，閘極介電層122可以包括高介電常數介電材料，例如，舉例而言，二氧化鉿、二氧化鋯、氧化矽鉿、或一些其他適合的介電材料。在一些實施例中，閘極介電層122可以藉由沉積製程的方法（例如，CVD、PVD、PECVD、ALD、濺鍍等）來形成。在一些實施例中，閘極介電層122可以具有，舉例而言，介於大約10埃及大約20埃之間的範圍中的厚度。在一些實施例中，閘極介電層122包括第一介電環122a、第二介電環122b、第三介電環122c、第四介電環122d、第五介電環222a、第六介電環222b、第七介電環222c、及第八介電環222d，其分別連續地包圍第一奈米片通道結構118a、第二奈米片通道結構118b、第三奈米片通道結構118c、第四奈米片通道結構118d、第五奈米片通道結構218a、第六奈米片通道結構218b、第七奈米片通道結構218c、及第八奈米片通道結構218d。在一些實施例中，界面層120及閘極介電層122也可以形成於閘極間隔層（第14A圖之902）上。在這樣的實施例中，在界面層120及閘極介電層122的形成後，通用層1402可以代表閘極介電層122。
在界面層120及閘極介電層122的形成後，在一些實施例中，第一距離d1維持在最近的相鄰的第一至第八介電環122a-122d、222a-222d之間。舉例而言，第一介電環122a直接位於排列於第一鰭片結構104上的閘極介電層122的上方，且第一介電環122a是以第一距離d1與排列於第一鰭片結構104上的閘極介電層122間隔。此外，舉例而言，第四介電環122d直接位於第三介電環122c上方，且第四介電環122d是以第一距離d1與第三介電環122c間隔。在一些實施例中，第一距離d1是介於，舉例而言，大約4奈米及大約6奈米之間的範圍中。
如第16圖的剖面圖1600，在一些實施例中，虛置罩幕層1602形成於第一鰭片結構104、第二鰭片結構204、及第一至第八奈米片通道結構118a-d、218a-d上。在一些實施例中，虛置罩幕層1602包括氧化鋁（aluminum oxide）。可以理解的是，其他用於虛置罩幕結構1602的材料也在本揭露的範圍內。在一些實施例中，虛置罩幕結構1602可以藉由沉積製程（例如，CVD、PVD、PE-CVD、ALD、濺鍍等）的方法來形成。虛置罩幕層1602是形成為完全覆蓋第一鰭片結構104、第二鰭片結構204、及第一至第八奈米片通道結構118a-d、218a-d。在一些實施例中，虛置罩幕層1602具有第六厚度t6，且第六厚度t6至少等於第一距離d1的一半。因此，虛置罩幕層1602直接完全填充介於最近的相鄰的第一至第八介電環122a-122d、222a-222d之間的空間。舉例而言，在一些實施例中，虛置罩幕層1602直接排列於介於第四介電環122d與第三介電環122c之間的空間。
如第17圖的剖面圖1700所示，在一些實施例中，進行第五移除製程以移除虛置罩幕層（第16圖的1602）的外部，從而形成虛置罩幕結構1702。因此，在一些實施例中，在第五移除製程後，虛置罩幕結構1702至少直接排列於第二鰭片結構204與第五奈米片通道結構218a之間、第五奈米片通道結構218a與第六奈米片通道結構218b之間、第六奈米片通道結構218b與第七奈米片通道結構218c之間、以及第七奈米片通道結構218c與第八奈米片通道結構218d之間。
在一些實施例中，第五移除製程可以包括等向性的濕蝕刻。舉例而言，在一些實施例中，第五移除製程可以包括氫氧化銨（ammonium hydroxide）溶液，其選擇性移除虛置罩幕層（第16圖之1602）而不移除閘極介電層122。因此，在一些實施例中，虛置罩幕層（第16圖之1602）是可以藉由特定的濕蝕刻劑來選擇性移除的材料，而上述特定的濕蝕刻劑不會移除閘極介電層122的材料。因此，虛置罩幕層（第16圖之1602）及其他第五移除製程的蝕刻劑也在本揭露的範圍內。此外，在一些實施例中，進行第五移除製程一段時間以至少移除虛置罩幕層（第16圖之1602）的第六厚度t6 。因此，虛置罩幕層1702維持於第一鰭片結構104、第二鰭片結構204、及第一至第八奈米片通道結構118a-d、218a-d之間，如第17圖的剖面圖1700所繪示。
如第18圖的剖面圖1800所示，在一些實施例中，第四罩幕結構1802形成於第二鰭片結構204及第五至第八奈米片通道結構218a-d上。第四罩幕結構1802不直接位於第一鰭片結構104或第一至第四奈米片通道結構118a-d的上方。在一些實施例中，第四罩幕結構1802可以利用沉積（例如，旋轉塗佈（spin-coating））、光微影及移除（例如，蝕刻）製程來形成。舉例而言，在一些實施例中，第四罩幕結構1802可以是或包括底抗反射塗層（bottom anti-reflective coating，BARC）、抗反射塗層（anti-reflective coating，ARC）、或一些其他適合的光阻材料。在一些其他的實施例中，第四罩幕結構1802可以是或包括硬遮罩材料。
在第四罩幕結構1802的形成之後，在一些實施例中，進行第六移除製程以移除沒有被第四罩幕結構1802覆蓋的虛置罩幕結構1702。在一些實施例中，第六移除製程包括與第五移除製程相同的濕蝕刻劑，因為是移除相同的虛置罩幕材料。因此，在一些實施例中，虛置罩幕結構1702包括氧化鋁，且第六移除製程包括氫氧化銨以選擇性移除沒有被第四罩幕結構1802覆蓋的虛置罩幕結構1702，而不會移除閘極介電層122。在第六移除製程後，虛置罩幕結構1702不會直接位於第一鰭片結構104上方。
如第19圖的剖面圖1900所示，在一些實施例中，第四罩幕結構1802被移除，且第一導電層124形成於第一至第四奈米片通道結構118a-d上並將其完整地包圍。在一些實施例中，因為虛置罩幕結構1702，第一導電層124不會完全包圍第五至第八奈米片通道結構218a-d。在一些實施例中，第一導電層124是形成為具有第一厚度t1 ，且包括第一奈米片通道結構118a周圍的第一導電環124a、第二奈米片通道結構118b周圍的第二導電環124b、第三奈米片通道結構118c周圍的第三導電環124c、及第四奈米片通道結構118d周圍的第四導電環124d。第一厚度t1 小於第一距離d1 的一半。因此，第一導墊層124不會完全填充由第一鰭片結構104及第一至第四奈米片通道結構118a-d之間的第一距離d1 所定義的空間。
在一些實施例中，第一導電層124包括導電材料，例如氮化鈦。在這樣的實施例中，第一導電層124可以透過第一原子層沉積（ALD）製程來沉積。因為第一ALD製程是自限（self-limiting）製程，第一導電層124的第一厚度t1可以更容易且精準地被控制。舉例而言，在一些實施例中，當反應位置或表面，例如閘極介電層122的外表面都飽和、或被第一導電層124覆蓋時，利用第一ALD製程之第一導電層124的形成停止。在一些實施例中，第一厚度t1是介於一個範圍中，舉例而言，大約8埃及大約50埃之間。此外，如第1D圖的圖表100D所繪示，在一些實施例中，第一厚度t1取決於第一距離d1且也取決於將要形成的包括第一導墊層124之第一閘極結構（見，第22圖之112）的理想的第一功函數。在一些實施例中，當第一導電層124包括氮化鈦時，用於第一ALD製程的前驅物反應物包括四氯化鈦（titanium tetrachloride）及氨（ammonia）。可以理解的是，第一導電層124的其他材料及形成第一導電層124的對應的前驅物反應物也在本揭露的範圍內。
如第20圖的剖面圖2000所示，在一些實施例中，鈍化層126形成於第一導電層124之上及周圍。鈍化層126可以直接排列於第一鰭片結構104及第一導電環124a之間、直接排列於第一導電環124a及第二導電環124b之間、第二導電環124b及第三導電環124c之間、以及直接排列於第三導電環124c及第四導電環124d之間。鈍化層126包括第一鈍化環126a、第二鈍化環126b、第三鈍化環126c、及第四鈍化環126d，其分別完全覆蓋第一導電環124a、第二導電環124b、第三導電環124c、及第四導電環124d。在一些實施例中，鈍化層126具有第二厚度t2，其可以介於一個範圍中，舉例而言，大約10埃及大約20埃之間。第二厚度t2至少取決於第一距離d1及第一厚度t1。此外，在一些實施例中，鈍化層126包括矽。在一些鈍化層126包括矽且第一導電層124包括氮化鈦的實施例中，鈍化層126的存在會降低包括第一導電層124及鈍化層126的將要形成的第一閘極結構（見，第22圖之112）的第一功函數，如第1D圖的圖表100D所示。
在一些實施例中，鈍化層126也透過ALD製程沉積。藉由利用第二ALD製程，在一些實施例中可以將鈍化層126的第二厚度t2控制為小於約20埃，且因此合配（fit）在每個第一至第四導電環124a-d之間。在一些實施例中，鈍化層126包括矽，且用於第二ALD製程的前驅物反應物包括甲矽烷（silicon tetrahydride）。此外，在一些實施例中，形成第一導電層124的第一ALD製程進行於第一反應腔室，且形成鈍化層126的第二ALD製程進行於第二反應腔室。在這樣的實施例中，第一及第二反應腔室可以是相同的主機結構的一部分，且因此在基板（第14A圖之102）從第一反應腔室移動至第二反應腔室時不破真空密封。在這樣的實施例中，第一ALD製程可以與第二ALD製程原位進行，因為第一及第二ALD製程是進行於相同的主機結構而不破真空密封。因此，在第一ALD製程及第二ALD製程之間，第一導電層124不會氧化，因為沒有破真空密封。在一些實施例中，如果第一導電層124在第一ALD製程及第二ALD製程之間氧化，就不會在第一至第四導電環124a-d之間有用於合配鈍化層126的空間。此外，如果氧化層排列於鈍化層126及第一導電層124之間，就可能無法控制將要形成的第一閘極結構（見，第22圖之112）的理想的第一功函數。
如第21圖的剖面圖2100所示，在一些實施例中，第五罩幕結構2102形成於第一鰭片結構104及第一至第四奈米片通道結構118a-d上。第五罩幕結構2102不會直接位於第二鰭片結構204或第五至第八奈米片通道結構218a-d的上方。在一些實施例中，第五罩幕結構2102可以利用沉積（例如，旋轉塗佈）、光微影及移除（例如，蝕刻）製程來形成。舉例而言，在一些實施例中，第五罩幕結構2102可以是或包括底抗反射塗層（BARC）、抗反射塗層（ARC）、或一些其他適合的光阻材料。在一些其他的實施例中，第五罩幕結構2102可以是或包括硬遮罩材料。
如第22圖的剖面圖2200所示，在一些實施例中，進行第七移除製程以將鈍化層126及第一導電層124從第五至第八奈米片通道結構218a-d以及不直接位於第五罩幕結構2102下方的部分的鈍化層126及第一導電層124移除。在一些實施例中，第七移除製程包括等向性蝕刻以在所有方向移除不直接位於第五罩幕結構2102下方的鈍化層126及第一導電層124。在一些實施例中，舉例而言，第七移除製程包括濕蝕刻劑。此外，在一些實施例中，第七移除製程可以包括第一濕蝕刻劑以移除部分的鈍化層126以及包括第二濕蝕刻劑以移除部分的第一導電層124，而在其他實施例中，第七移除製程可以包括一個濕蝕刻劑，其移除鈍化層126及第一導電層124兩者。在第七移除製程後，形成第一NSFET101，包括第一閘極結構112，其包含第一鰭片結構104及第一至第四奈米片通道結構118a-d上的第一導電層124及鈍化層126。第一閘極結構112可以具有第一功函數，其至少分別取決於第一導電層124及鈍化層126的第一厚度t1 及第二厚度t2 。
此外，在一些實施例中，虛置罩幕結構1702將要藉由第七移除製程移除的第一導電層124及鈍化層126的最大尺寸縮小至少第五距離d5 。在一些實施例中，第五距離d5 等於約虛置罩幕結構1702的第二寬度w2 的一半。在一些實施例中，舉例而言，因為虛置罩幕結構1702，用於藉由第七蝕刻製程移除的第一導電層124的最大尺寸可以等於第一厚度t1 ，且用於藉由第七蝕刻製程的鈍化層126可以等於第二厚度t2 。
在一些實施例中，作為縮小用於藉由第七移除製程移除的第一導電層124及鈍化層126的最大尺寸的結果，可以減少第七移除製程的蝕刻時間。接著，第一導電層124及鈍化層126的直接排列於第五罩幕結構2102下方且最接近第二鰭片結構204的部分2202不會在第七移除製程中露出那麼久。因此，防止或至少減輕第一導電層124及鈍化層126的部分2202之移除。在其他的實施例中，如果沒有虛置罩幕結構1702，可以理解的是，第七移除製程之過度蝕刻也可能會移除部分的第一導電環124a及/或第一鈍化環126a，從而妥協第一閘極結構112的可靠度。因此，因為虛置罩幕結構1702，第七移除製程較快，且減少了第一導電層124及鈍化層126對第七移除製程的蝕刻劑的暴露，從而防止對第一閘極結構112的損害。
如第23圖的剖面圖2300所繪示，在一些實施例中，執行第八移除製程以完全移除虛置罩幕結構（第22圖之1702）。在一些實施例中，第五罩幕結構2102在第八移除製程時維持在第一NSFET101上。在一些實施例中，第八移除製程包括可以移除在橫向方向上的虛置罩幕結構（第22圖之1702）的蝕刻劑。在一些實施例中，虛置罩幕結構（第22圖之1702）可以包括氧化鋁，且第八移除製程可以可以使用濕蝕刻劑，例如，舉例而言，氫氧化銨以完全移除虛置罩幕結構（第22圖之1702），而第一導電層124、鈍化層126、及閘極介電層122維持不變。因此，虛置罩幕結構（第22圖之1702）有利地減少了第22圖的第七移除製程時的第一導電層124及鈍化層126的過度蝕刻，而不會損害其他部件（例如，第一導電層124、鈍化層126、及閘極介電層122）。
如第24圖的剖面圖2400所示，在一些實施例中，第五罩幕結構（第23圖之2102）被移除，且第二導電層224形成於第一鰭片結構104、第二鰭片結構204、及第一至第八奈米片通道結構118a-d、218a-d上。在一些實施例中，第二導電層224具有第三厚度t3，其至少等於第一距離d1的一半，使得第二導電層224完全且連續地包圍第五至第八奈米片通道結構218a-d。舉例而言，在一些實施例中，第二導電層224包括第五導電環224a、第六導電環224b、第七導電環224c、及第八導電環224d，其分別連續地包圍且接觸第五介電環222a、第六介電環222b、第七介電環222c、及第八介電環222d。此外，在一些實施例中，第二介電層224也排列於鈍化層126上。然而，在一些實施例中，第二導電層224不直接排列於第一鰭片結構104與第一奈米片通道結構118a之間、不直接排列於第一奈米片通道結構118a與第二奈米片通道結構118b、不直接排列於第二奈米片通道結構118b與第三奈米片通道結構118c之間、或不直接排列於第三奈米片通道結構118c與第四奈米片通道結構118d之間。此外，在一些實施例中，第二導電層224不影響或不顯著影響第一閘極結構112的第一功函數。代替地，在一些實施例中，第一閘極結構112的第一功函數是由第一導電層124及鈍化層126主導。
在一些實施例中，第二導電層224是藉由第三ALD製程的方法來沉積。此外，在一些實施例中，第二導電層224包括導電材料，例如，舉例而言，氮化鈦、氮化鉭等。在一些實施例中，在第二導電層224的形成後，第二閘極結構212形成於第二鰭片結構204上，從而形成排列於第一NSFET101旁的第二NSFET201。在一些實施例中，第二閘極結構212具有不同於第一功函數的第二功函數，其至少取決於第二導電層224的導電材料。在一些實施例中，至少因為虛置罩幕結構（第22圖之1702），第一NSFET101可以形成於第二NSFET201旁，其中第一NSFET101的第一閘極結構112具有不同於第二NSFET201的第二閘極結構212的結構。
此外，可以理解的是，在一些實例中，第一NSFET101及第二NSFET201也可以被稱為，舉例而言，全環繞閘極FET、閘極環繞電晶體、多橋通道（MBC）電晶體、奈米線FET等。
如第25圖的剖面圖2500所示，在一些實施例中，黏著層116形成於第一及第二NSFET101、201上。在一些實施例中，黏著層116包括導電材料，例如，舉例而言，氮化鈦、氮化鉭、氮化碳鎢、或一些其他適合的材料。在一些實施例中，黏著層116是藉由沉積製程（例如，CVD、PE-CVD、PVD、ALD、濺鍍等）的方法來形成。
此外，在一些實施例中，黏著層116不影響或不顯著影響第一閘極結構112的第一功函數或第二閘極結構212的第二功函數。代替地，第一閘極結構112的第一功函數是由第一導電層124及鈍化層126主導，且第二閘極結構212的第二功函數是由第二導電層224主導。
如第26圖的剖面圖2600所示，在一些實施例中，接觸孔302形成於黏著層116內。在一些實施例中，接觸孔302可以包括，舉例而言，鎢（tungsten）、鋁（aluminum）、銅（copper）、或一些其他適合的導電材料。在一些實施例中，接觸孔302可以透過各種步驟來形成，包括沉積製程（例如，物理氣相沉積（PVD）、化學氣相沉積（CVD）、PE-CVD、原子層沉積（ALD）等）、移除製程（例如，濕蝕刻、乾蝕刻、化學機械拋光（CMP）等）、及/或圖案化製程（例如，光微影/蝕刻）。在操作時，在一些實施例中，接觸孔302可以耦合至閘極源（gate electrode source）。因為第一閘極結構112的第一功函數與第二閘極結構212不同，第一NSFET101可以具有與第二NSFET201不同的第一臨界電壓。因此，在一些實施例中，閘極源可以選擇性地「開啟」第一NSFET101或第二NSFET201。
第27圖對應於第4~13、14A、14B、15~26圖繪示了在第二NSFET旁形成第一NSFET方法2700的一些實施例的流程圖。
雖然方法2700是被說明且描述為以下一系列的動作或事件，可以理解的是，所繪示的這樣的動作或事件的順序並非限制性地被解釋。舉例而言，除了在此所繪示及/或描述的順序，某些動作能夠以不同的順序發生及/或與其他動作或事件同時發生。另外，實現在此的描述的一或多個面向或實施例並不需要進行所述的所有動作。此外，在此所描述的一或多個動作可以在一或多個獨立的動作及/或階段中實行。
在動作2702，第一奈米片通道結構是形成為與第二奈米片通道結構垂直間隔且位於基板上。
在動作2704，第三奈米片通道結構是形成為與第四奈米片通道結構垂直間隔且橫向位於第一奈米片通道結構旁，其中第四奈米片通道結構橫向位於第二奈米片通道結構旁。第4~1400B圖繪示了對應動作2702及2704的一些實施例的各種視圖400~1400B。
在動作2706，形成閘極介電層以完全覆蓋第一、第二、第三、及第四奈米片通道結構。第15圖繪示了對應動作2706的一些實施例的剖面圖1500。
在動作2708，虛置罩幕結構直接形成於第三及第四奈米片通道結構之間以及第三奈米片通道結構與基板之間。第16~18圖繪示了對應動作2708的一些實施例的剖面圖1600~1800。
在動作2710，進行第一ALD製程以形成第一導電層於第一及第二奈米片通道結構的周圍。第19圖繪示了對應動作2710的一些實施例的剖面圖1900。
在動作2712，進行第二ALD製程以形成鈍化層於第一導電層上且直接形成於第一及第二奈米片通道結構之間。第20圖繪示了對應動作2712的一些實施例的剖面圖2000。
在動作2714，罩幕結構形成於第一及第二奈米片通道結構上。第21圖繪示了對應動作2714的一些實施例的剖面圖2100。
在動作2716，將第一導電層、鈍化層、及虛置罩幕結構從第三及第四奈米片通道結構移除。第22及23圖分別繪示了對應動作2716的一些實施例的剖面圖2200及2300。
在動作2718，進行第三ALD製程以沉積第二導電層於第三及第四奈米片通道結構上。第24圖繪示了對應動作2718的一些實施例的剖面圖2400。
因此，本揭露是有關於一種具有第一閘極結構的第一NSFET的形成方法，上述第一NSFET橫向位於具有第二閘極結構的第二NSFET旁，其中藉由形成虛置罩幕結構並執行ALD製程以增加裝置密度而仍然維持第一及第二NSFET的可靠度。
因此，在一些實施例中，本揭露是有關於一種積體晶片，包括：第一奈米片場效電晶體，包括：第一奈米片通道結構，排列於基板上；第二奈米片通道結構，直接排列於第一奈米片通道結構上，且從第一源極/汲極區平行延伸至第二源極/汲極區；以及第一閘極結構，包括：第一導電環，包括第一材料且完全包圍第一奈米片通道結構的多個外側壁，第二導電環，包括第一材料且完全包圍第二奈米片通道結構的多個外側壁，以及鈍化層，完全包圍第一導電環及第二導電環，直接排列於第一奈米片通道結構及第二奈米片通道結構之間，且包括不同於第一材料的第二材料。
在一些實施例中，本揭露是有關於一種積體晶片，包括：第一奈米片場效電晶體（NSFET），包括：第一源極/汲極區及第二源極/汲極區，具有第一摻雜類型且排列於基板上；第一奈米片通道結構及第二奈米片通道結構，排列於基板上且平行延伸於第一及第二源極/汲極區之間，其中第二奈米片通道結構是直接排列於第一奈米片通道結構上；第一閘極結構，包括：第一導電環，完全包圍第一奈米片通道結構，以及第二導電環，完全包圍第二奈米片通道結構；以及第二NSFET，橫向排列於第一NSFET旁，且包括：第三源極/汲極區及第四源極/汲極區，具有不同於第一摻雜類型的第二摻雜類型，且排列於基板上；第三奈米片通道結構及第四奈米片通道結構，排列於基板上且平行延伸於第三及第四源極/汲極區之間，其中第四奈米片通道結構是直接排列於第三奈米片通道結構上；以及第二閘極結構，包括：第三導電環，完全包圍第三奈米片通道結構，第四導電環，完全包圍第四奈米片通道結構，以及鈍化層，包圍第三及第四導電環，且直接將第三導電環從第四導電環分離。
在另外的其他實施例中，本揭露是有關於一種積體晶片的形成方法，包括：形成第一奈米片通道結構及第二奈米片通道結構於基板上，且平行延伸於第一源極/汲極區及第二源極/汲極區之間，其中第二奈米片通道結構是直接排列於第一奈米片通道結構上；形成第一介電環及第二介電環，其分別覆蓋第一奈米片通道結構及第二奈米片通道結構的多個外表面；進行第一原子層沉積（ALD）製程以形成第一導電層於基板上，包括在第一介電環上的第一導電環以及在第二介電環上的第二導電環；以及進行第二ALD製程以形成鈍化層於第一及第二導電環上，其中鈍化層將第一及第二導電環分離。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背後附之請求項之精神和範圍之下，做各式各樣的改變、取代和替換。
100A,200A,400,500,600,700,800,900,1000,1100,1200,1300,1400A:透視圖 100B,100C,200B,300,1400B,1500,1600,1700,1800,1900,2000,2100,2200,2300,2400,2500,2600:剖面圖 100D:圖表 101:第一NSFET 102:基板 104:第一鰭片結構 106a:下隔離結構 106b:上隔離結構 108:第一源極/汲極區 110:第二源極/汲極區 112:第一閘極結構 114:第一閘極層 116:黏著層 118a,118b,118c,118d,218a,218b,218c,218d:奈米片通道結構 120:界面層 120a,120b,120c,120d,220a,220b,220c,220d:界面環 122:介電層 122a,122b,122c,122d,222a,222b,222c,222d:介電環 124:第一導電層 124a,124b,124c,124d,224a,224b,224c,224d:導電環 126:鈍化層 126a,126b,126c,126d:鈍化環 130:真空能階 132:傳導帶能階 134:價帶能階 136:第一畫線 138:第二畫線 201:第二NSFET 204:第二鰭片結構 208:第三源極/汲極區 210:第四源極/汲極區 212:第二閘極結構 214:第二閘極層 224:第二導電層 302:接觸孔 304:界面 501:半導體層堆疊 502:間隔層 506:半導體層 601:第一半導體層堆疊 602:圖案化的間隔層 603:第二半導體層堆疊 610:第一罩幕結構 612:第二罩幕結構 802:虛置界面層 804:虛置閘極結構 806:第三罩幕結構 902:閘極間隔層 1402:通用層 1602:虛置罩幕層 1702:虛置罩幕結構 1802:第四罩幕結構 2102:第五罩幕結構 2700:流程圖 2702,2704,2706,2708,2710,2712,2714,2716,2718:動作 BB’,CC’:剖面線 t1 :第一厚度 t2 :第二厚度 t3 :第三厚度 t4 :第四厚度 t5 :第五厚度 t6 :第六厚度 d1 :第一距離 d2 :第二距離 d3 :第三距離 d4 :第四距離 d5 :第五距離 VG :閘極電壓 VSD1 :第一源極/汲極電壓 VSD2 :第二源極/汲極電壓 w1 :第一寬度 w2 :第二寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A~1C圖繪示了具有包含包括矽且排列於包括氮化鈦（titanium nitride）的第一導電層上的鈍化層的第一閘極結構的第一奈米片場效電晶體（NSFET）的一些實施例的各種視圖。 第1D圖繪示了包括第一導電層的第一閘極結構的功函數對包括氮化鈦的第一導電層的厚度的一些實施例的圖表。 第2A及2B圖繪示了具有橫向排列於具有不同於第一閘極結構的第二閘極結構的第二NSFET旁的第一閘極結構的第一NSFET的一些實施例的各種視圖。 第3圖繪示了橫向位於第二NSFET旁且耦合至接觸孔的第一NSFET的一些額外的實施例的剖面圖。 第4~13、14A、14B、15~26圖繪示了一種形成具有包括第一導電層及鈍化層的第一閘極結構的第一NSFET，且利用虛置罩幕結構以形成橫向排列於第一NSFET旁且具有不同於第一閘極結構的第二閘極結構的第二NSFET的方法的一些實施例的各種視圖。 第27圖繪示了對應第4~13、14A、14B、15~26圖的方法的一些實施例的流程圖。
2600:剖面圖
101:第一NSFET
104:第一鰭片結構
106a:下隔離結構
110:第二源極/汲極區
112:第一閘極結構
116:黏著層
118a,118b,118c,118d,218a,218b,218c,218d:奈米片通道結構
120:界面層
120a,120b,120c,120d,220a,220b,220c,220d:界面環
122:介電層
122a,122b,122c,122d,222a,222b,222c,222d:介電環
124:第一導電層
124a,124b,124c,124d,224a,224b,224c,224d:導電環
126:鈍化層
126a,126b,126c,126d:鈍化環
201:第二NSFET
204:第二鰭片結構
210:第四源極/汲極區
224:第二導電層
302:接觸孔

Claims (1)

  1. 一種積體晶片，包括： 一第一奈米片場效電晶體（nanosheet field effect transistorr，NSFET），包括： 一第一奈米片通道結構，排列於一基板上； 一第二奈米片通道結構，直接排列於該第一奈米片通道結構上，且從一第一源極/汲極區平行延伸至一第二源極/汲極區；以及 一第一閘極結構，包括： 一第一導電環，包括一第一材料且完全包圍該第一奈米片通道結構的多個外側壁， 一第二導電環，包括該第一材料且完全包圍該第二奈米片通道結構的多個外側壁，以及 一鈍化層，完全包圍該第一導電環及該第二導電環，直接排列於該第一奈米片通道結構及該第二奈米片通道結構之間，且包括不同於該第一材料的一第二材料。
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