TWI409948B - 製造具有不同高度接觸線之高密集度ｍｏｓｆｅｔ電路的結構與方法 - Google Patents

製造具有不同高度接觸線之高密集度ｍｏｓｆｅｔ電路的結構與方法 Download PDF

Info

Publication number
TWI409948B
TWI409948B TW096100169A TW96100169A TWI409948B TW I409948 B TWI409948 B TW I409948B TW 096100169 A TW096100169 A TW 096100169A TW 96100169 A TW96100169 A TW 96100169A TW I409948 B TWI409948 B TW I409948B
Authority
TW
Taiwan
Prior art keywords
gate
contact line
spacer
layer
height
Prior art date
Application number
TW096100169A
Other languages
English (en)
Other versions
TW200742074A (en
Inventor
Huilong Zhu
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200742074A publication Critical patent/TW200742074A/zh
Application granted granted Critical
Publication of TWI409948B publication Critical patent/TWI409948B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

製造具有不同高度接觸線之高密集度MOSFET電路的結構與方法
本發明之具體實施例係提供一製造具有不同高度接觸線高密集度MOSFET電路結構和方法等等。
金屬氧化物半導體場效應電晶體(MOSFETs)為場效應電晶體(FET)中之特殊型態，係利用電改變通道內電壓進而控制電荷載子(電子或電洞)順著通道移動。電荷載子從源極進入通道，由汲極離開。電荷載子在通道內的流動係藉由電極或閘極上電壓的控制，其中閘極係實體地位於源極和汲極中間，且藉由一極薄的金屬氧化層與通道隔絕。
MOSFET可以兩種方法作用。第一種為空乏型(depletion mode)。當閘極沒有電壓時，通道具有最大的傳導性。當閘極電壓增加(不論是正電壓或負電壓，依據通道所使用為P型式或N型式半導體材料而定)，通道的傳導性下降。第二種MOSFET可以操作的方法為增強型(enhancement mode)。當閘極沒有電壓時，實際上並沒有傳導通道存在，且元件並不導通。由施加電壓於閘極上而產生傳導通道。較大的閘極電壓，可以獲得較佳的元件導電。
MOSFET具有某些比傳統接面FET或JFET好的優點。因為閘極與通道係電隔絕，無論閘極電壓大小(只要沒有大到造成金屬氧化層的物理斷裂)，沒有/微小的電流介於閘極和通道間。因此，MOSFET實際上具有無限阻抗。使得MOSFET電路適合用在功率放大器上。也使得元件適合於高速切換的應用上。部份積體電路(ICs)包含微小的MOSFET電路，且使用於如計算機或伺服器般的高效能ICs。
不管MOSFET電路的優點，由於半導體元件尺寸的縮小，MOSFET電路易受源極和汲極阻礙的影響。具體說來，MOSFT電路的源極和汲極區域變得越來越小，其可能因間隙壁而導致源極和汲極區域的阻礙。間隙壁為MOSFE電路必要的元件，係用來隔離閘極接觸和源極與汲極接觸。此外，間隙壁同時可以避免閘極堆疊的側壁不會受到化學侵蝕反應。然而，間隙壁並不總是有效，而且在部份用途中還具有缺點。舉例來說，閘極堆疊經常被使用來當作接觸線以連接不同的元件。在接觸線上的間隙壁會增加接觸線與被需要連接元件間形成接觸的困難度。此外，這些不受歡迎的間隙壁還佔據了空間，減少了ICs的密集度。造成ICs製造成本的增加。因此，顯而易見的需要一種可以製造具有不同高度接觸線之高密集度MOSFET電路的結構與方法等，其中可以避免接觸區域的間隙壁阻礙。於本發明中，可以避免掉不被需要的間隙壁，並節省空間和降低IC設計的成本。
本發明之具體實施例提供一種製造具有不同高度接觸線之高密集度MOSFET電路的結構與方法等。MOSFET電路包含接觸線、第一閘極層位於靠近接觸線、以及至少一後續閘極層位於第一閘極層上方。接觸線包含一高度，係低於第一閘極層和後續閘極層之結合高度。MOSFET電路更包含閘極間隙壁位於靠近閘極層，和單一微小接觸線間隙壁(甚至可能沒有接觸線間隙壁)位於靠近接觸線。閘極間隙壁比接觸線間隙壁來的高且厚。
製造MOSFET電路的方法包含形成閘極，係藉由形成第一閘極層和形成至少一後續閘極層於第一閘極層上方。此外，形成第一閘極層時，形成接觸線；即，接觸線和第一閘極層同時形成。更明確地說，閘極和接觸線的形成可利用圖案化多晶矽層以形成接觸線和閘極，且後續保護此閘極。然後，利用摻雜接觸線達到接觸線所需要的高度而形成一摻雜部份，其中摻雜部份接續被蝕刻。
閘極和接觸線可以選替以下列方式形成，係利用沉積第一多晶矽層於基板上方、沉積矽鍺層於第一多晶矽層上方、以及沉積第二多晶矽層於矽鍺層上方。其次，第一多晶矽層、第一矽鍺層以及第二多晶矽層係經由圖案化以產生接觸線堆疊和閘極堆疊。接續此步驟，閘極堆疊被保護，而第二多晶矽層和矽鍺層從接觸線堆疊移除。因此，接觸線形成於靠近閘極，其中接觸線比閘極矮。
接下來，本方法形成第一間隙壁靠近閘極，和第二間隙壁於靠近接觸線，其中第二間隙壁比第一間隙壁較矮和較薄。隨後，自第二間隙壁移除其中一個間隙壁，其藉由保護自第二間隙壁的受保護間隙壁，保護第一間隙壁，及蝕刻MOSFET電路。
於是，本發明之具體實施例提供一種製造具有不同高度接觸線之高密集度MOSFET電路的結構與方法。更具體地，較低接觸線可用來減少間隙壁高度和厚度。也減少了間隙壁阻礙介層洞蝕刻的機會。由於多晶矽接觸線上的間隙壁會阻礙介層接觸，介層接觸可以從MOSFET電路的源極/汲極區域中分離開來。舉例來說，間隙壁阻礙引起靜態隨機存取記憶體(SRAM)中的電路開路。此問題當SRAM區域持續縮小而益發嚴重。因此本發明之具體實施例提供一種可解決問題的結構與方法，且易於整合於傳統的MOSFET生產製程中。
當結合以下說明與附圖來考量時，本發明之具體實施例中上述及其他之觀點將較佳地被體會與理解。然而，應該了解的是，以下指明本發明較佳實施例與各種具體細節之說明僅是用來說明而非限制。在不悖離本發明精神之下，許多改變與修改可在本發明範圍內進行，且本發明包含所有這種修改。
本發明之具體實施例和各種特徵及相關有益的細節，可參考非限制的具體實施例，並結合附圖與以下說明來解說以得到更完整的闡釋。需注意的是，圖式的特徵說明並不一定依照比例繪製。熟知的構成要素和製程技術將省略說明，以免非必要第模糊了本發明之具體實施例。本發明之實施例僅為促進了解的方法，以說明本發明之具體實施例的實施，且使熟悉此技藝者可實施本發明之具體實施例。因此，範例說明並不應該用來侷限本發明具體實施例的精神。
本發明之具體實施例係提供一種製造具有不同高度接觸線之高密集度MOSFET電路的結構與方法。更特別的是，較低接觸線可用來減少間隙壁高度和間隙壁厚度。減少了間隙壁阻礙介層洞蝕刻的機會，並增加ICs的密集度。由於多晶矽接觸線上的間隙壁可以阻礙介層接觸，介層接觸可以從MOSFET電路的源極/汲極區域中分離開來。舉例來說，間隙壁阻礙引起靜態隨機存取記憶體(SRAM)中的電路開路。此問題當SRAM區域持續縮小而益發嚴重。因此本發明之具體實施例提供一種可解決問題的結構與方法，且易於整合於傳統的MOSFET生產製程中。
更具體說來，圖1說明MOSFET電路100包含位於第二層210之下第一層200，其中第一層200包含氧化矽(以SOI基材而言)或矽(主體基材而言)202，且其中第二層210包含矽212。矽212包含第一上凹口213和第二上凹口215。第二層210同時包含源極820、汲極830和淺溝渠隔離(STI)氧化物構件214及216。源極820和汲極830係由高摻雜矽和矽化物所形成，且分別位於矽212中的第一上凹口213和第二上凹口215內。第一STI氧化物構件214位於靠近源極820並於第一層200上方；而第二STI氧化物構件216位於靠近汲極830並於第一層200上方。
本發明之具體實施例進一步包含閘極310；接觸線500；閘極間隙壁710、715；單一接觸線間隙壁700；以及閘極介電質720、725。更明確地，閘極310位於矽212上方，且介於源極820和汲極830之間，而接觸線500位於第一STI氧化物構件214上方。閘極310包含矽化物層810，係位於多晶矽層234上方。在本發明之另一具體實施例中，閘極1210可包含位於多晶矽鍺層1140下方的第一多晶矽層1130，位於多晶矽鍺層1140上方的第二多晶矽層1150，以及位於第二多晶矽層1150上方的矽化物層1710(圖19)。接觸線500同時包含矽化物層800，係位於多晶矽層232上方(如果接觸線完全為矽化，則可能沒有矽化物層800)；然而，接觸線500包含一高度，係低於閘極310的高度。
閘極間隙壁710、715以及接觸線間隙壁700係由氮化物所形成，其中閘極間隙壁710、715位於靠近閘極310。接觸線間隙壁700位於靠近接觸線500且是距離閘極310最遠的接觸線500之一端。因為接觸線500比閘極310來的矮，接觸線間隙壁700(間隙壁形成時，如果間隙壁蝕刻太過，間隙壁也有可能消失)比每個閘極間隙壁710、715來的更矮且更薄。此外，為了縮小接觸線間隙壁700的尺寸，MOSFET電路100只包含單一間隙壁或甚至接觸線上沒有間隙壁其可能可避免源極820和汲極830間的間隙壁阻礙。再者，第一閘極介電質725係位於閘極310和矽212之間；而第二閘極介電質720係位於接觸線500和第一STI氧化物構件214之間。
本發明之具體實施例進一步包含介電構件900、902和904；低K介電構件910、912和914；以及金屬介層1000、1002。更具體地，介電構件900、902和904係由氮化物所形成，其中第一介電構件900位於接觸線間隙壁700及第一STI氧化物構件上方214。第二介電構件902同時位於閘極310上方；閘極間隙壁710、715上方；以及部份的源極820上方。另外，第三介電構件904位於第二STI氧化物構件216上方。
此外，低K介電構件910、912和914係由氧化物形成。更具體地，第一低K介電構件910係位於第一介電構件900上方；第二低K介電構件912係位於第二構件902上方；而第三低K介電構件914係位於第三構件904上方。金屬介層1000、1002係由鎢所形成。更明確地，第一金屬介層1000係位於第一低K介電構件910和第二低K介電構件912之間；而第二金屬介層1002係位於第二低K介電構件912和第三低K介電構件914之間。此外，第一金屬介層1000係位於接觸線500和部份源極820上方；以及，第二金屬介層1002係位於部份汲極830上方。其他鎢介層(未顯示)可以形成於閘極上方當作傳統元件中的閘極金屬接觸。
參考圖2，本發明之具體實施例同時提供一種製造MOSFET電路100的方法，包含形成絕緣層上覆矽(SOI)或主體元件，其中第二層210係形成於第一層200上方，其中第二層210包含矽212，以及其中第一層包含氧化矽(以SOI而言)或矽(以主體而言)202。接著，本發明形成STI氧化物構件214、216於第二層210中矽構件212的相對應兩邊側。更明確地，墊氧化物沉積之後跟隨著氮化物沉積，其中氮化物利用光阻進行圖案化。其次，反應性離子蝕刻(RIE)係用來進行氮化層和光阻的移除。接著，蝕刻氧化物，而後進行矽的蝕刻，當有需要時可以形成襯底氧化。接著填滿氧化物後並藉由化學機械研磨(CMP)將之磨平，其中研磨至氮化物而停止。之後，蝕刻氮化物並計時蝕刻一些氧化物。
STI氧化物構件214、216形成後，本發明藉由沉積低K材料於第二層210上方形成閘極介電層220。多晶矽層230隨後形成在閘極介電層220上方，其中多晶矽層230的厚度介於60到150nm之間。其次，接觸線光阻PR和閘極光阻PR置於多晶矽層230的上方，以圖案化接觸線和閘極(圖2)，其中接著利用反應性蝕刻部份的多晶矽層230形成印刷電路接合墊300和閘極310(圖3)。本發明接著移除接觸線光阻PR和閘極光阻PR，植入鍺層400於印刷電路接合墊300上方以摻雜多晶矽，並且放置第二閘極光阻PR於閘極310上方(圖4)。隨後，接觸線500係藉由反應性離子蝕刻移除鍺層和移除第二閘極光阻PR所形成(圖5)。隨後可進行傳統製程形成傳導延伸和環形植入，以形成摻雜延伸並調整MOSFET電路的起始電壓。
在這個之後，氮化層600沉積於接觸線500和閘極310上方及周圍(圖6)，其中部份的氮化物層600和部份的閘極介電層220在蝕刻之後形成接觸線間隙壁700、705；閘極間隙壁710、715；以及閘極介電質720、725。如圖7說明，接觸線500高度小於閘極310高度，因此接觸線間隙壁700、705比閘極間隙壁710、715來的較矮及較薄。其次，矽化物層800、810、820和830係形成在接觸線500上方的一部份裡面(完全矽化的接觸線也可以)、閘極310上方的一部份裡面和靠近閘極間隙壁710、715的矽212的上方的一部份裡面(即源極820和汲極830)。在矽化物層800、810、820和830形成之前，即進行了源極/汲極植入和源極/汲極回火，如同本技術領域所熟知一般。矽化物層係利用傳統製程形成：金屬沉積、回火和濕蝕刻未反應金屬。此外，傳統的後段製程(BEOL)傾向沉積第二氮化物層840於閘極310和接觸線500上方，沉積氧化物層850於第二氮化物層840上方，然後利用化學機械研磨。
如圖8說明，本發明接著將光阻PR置於離閘極310最遠的接觸線間隙壁上方(即接觸線間隙壁700)；光阻PR置於閘極310上方及部份的閘極間隙壁710、715的上方；以及光阻PR置於第二層210的部份STI氧化物構件上方，係離接觸線500最遠的地方(即第二STI氧化物構件216)。之後，進行反應性離子蝕刻並於第二氮化層840停止，以形成低K介電構件910、912和914。隨後，移除光阻並進行反應性離子蝕刻。因而移除部份的第二氮化物層840以形成介電構件900、902和904，並且移除接觸線間隙壁705(圖9)。因為接觸線500比閘極310還要矮，所以沉積在接觸線500上及接觸線間隙壁700、705上之氮化物，比沉積在閘極310及閘極間隙壁710、715上的氮化物還要矮和薄。因此，部份沉積在接觸線500和接觸線間隙壁705上的氮化物可以利用反應性離子蝕刻去除。此外，因為MOSFET電路100只包含單一接觸線間隙壁(即接觸線間隙壁700)，可以預防源極820和汲極830的間隙壁阻礙。本發明接著分別沉積鎢在接觸線500上方、部份的源極820上方以及部份汲極830上方，以分別形成金屬介層1000和1002，再加以化學機械研磨(圖10)。為減少接觸電阻，可在鎢的沉積前先沉積氮化鈦的薄層在接觸線500上方、部份源極820上方和部份汲極830上方。
本發明之另一具體實施例中，一種製造MOSFET電路200的方法起始於形成絕緣層上矽晶片，其中第二層1110形成於第一層1100上，其中第二層1110包含矽1112，而且第一層1100包含氧化矽1102。接著，本發明形成STI氧化物構件1114、1116在第二層1110內矽構件1112的相對應邊側上。更明確地，墊氧化物沉積之後跟隨著氮化物沉積，其中氮化物利用光阻進行圖案化。其次，反應性離子蝕刻係用來進行氮化層和光阻的移除。另外，蝕刻氧化物，接著進行矽的蝕刻，當有需要時可以形成襯底氧化。之後，填滿氧化物後並藉由化學機械研磨將之磨平，其中研磨至氮化物停止。之後，蝕刻氮化物，並計時蝕刻一些氧化物。
接下來形成STI氧化物構件1114、1116，本發明藉由沉積高K材料於第二層1110上方，以形成閘極介電層1120。第一多晶矽或金屬層1130隨後形成在閘極介電層1120上方，並接著形成多晶矽鍺層1140和第二多晶矽鍺層1150。第一多晶矽或金屬層1130、多晶矽鍺層1140和第二多晶矽層1150於本發明範例中的厚度分別是30－50nm、10nm和40－80nm。其次，放置接觸線光阻PR和閘極光阻PR在第二多晶矽層1150的上方，以圖案化接觸線和閘極(圖11)，其中在反應性離子蝕刻部份的第一多晶矽/金屬層1130、部份的多晶矽鍺層1140和部份的第二多晶矽層1150之後，形成接觸線堆疊1200和閘極1210(圖12)。本方法接著製造接觸線1300，係經由移除接觸線光阻PR和閘極光阻PR、形成第二閘極光阻PR在閘極1210上方、利用反應性離子蝕刻從接觸線堆疊1200上移除部份多晶矽鍺層1140和部份的第二多晶矽層1150(假如第一層1130為金屬，則在隨後的矽化物形成期間，保留多晶矽鍺層1140以保護第一層1130)、以及移除第二閘極光阻PR(圖14)。隨後，可進行傳統製程形成傳導延伸和環形植入，以形成摻雜延伸並調整MOSFET的起始電壓。
然後，氮化層1500沉積於接觸線1300和閘極1210上方及周圍(圖15)，其中部份的氮化物層1500和部份的閘極介電層1120在蝕刻之後形成接觸線間隙壁1600、1605；閘極間隙壁1610、1615；以及閘極介電1620、1625。如圖16說明，接觸線1300高度小於閘極1210高度，因而接觸線間隙壁1600、1605比閘極間隙壁1610、1615來的較矮及較薄。其次，矽化物層1700、1710、1720和1730係形成在接觸線1300上方的部份裡(完全矽化的接觸線也可以)、閘極1210上方的部份裡面和靠近閘極間隙壁1610、1615的矽1112上方的部份裡(即源極1720和汲極1730)。在矽化物層1700、1710、1720和1730形成之前，即進行了源極/汲極植入和極/汲極回火，如同本技術領域所熟知一般。矽化物層係利用傳統製程形成：金屬沉積、回火和濕蝕刻未反應金屬。此外，傳統的後段製程(BEOL)沉積第二氮化物層1740於閘極1210和接觸線1300上方，沉積氧化物層1750於第二氮化物層1740上方，然後利用化學機械研磨。
如圖17說明，本方法接著光阻PR置於離閘極1210最遠的接觸線間隙壁上方(即接觸線間隙壁1600)；光阻PR置於閘極1210上方及部份的閘極間隙壁1610和1615的上方；以及光阻PR置於第二層1110的部份STI氧化物構件上方，係離接觸線1300最遠的地方(即第二STI氧化物構件1116)。隨後，進行反應性離子蝕刻並於第二氮化層1740時停止，以形成低K介電構件1810、1812和1814。而後，移除光阻並進行反應性離子蝕刻。因此移除部份的第二氮化物層1740而形成介電構件1800、1802和1804，並且移除接觸線間隙壁1605(圖8)。因為接觸線1300比閘極1210還要矮，所以沉積在接觸線1300上及接觸線間隙壁1600、1605之氮化物，比沉積在閘極1210及閘極間隙壁1610、1615上的氮化物還要矮和薄。因此，部份沉積在接觸線1300和接觸線間隙壁1605上的氮化物可以利用反應性離子蝕刻去除。此外，因為MOSFET電路200只包含單一接觸線間隙壁(即接觸線間隙壁1600)，可以預防源極1720和汲極1730的間隙壁阻礙。本發明方法接著分別沉積鎢在接觸線1300上方、部份的源極1720上方以及部份汲極1730上方，以分別形成金屬介層1900和1902，再加以化學機械研磨(圖19)。為減少接觸電阻，可在鎢沉積前先沉積氮化鈦的薄層在接觸線1300上方、部份源極1720上方和部份汲極1730上方。
因此，本發明之具體實施例呈現製造具有不同高度接觸線之高密集度MOSFET電路的結構與方法等。MOSFET電路100包含閘極310和接觸線500，其中閘極310包含第一閘極層位於靠近接觸線500和至少一後續閘極層位於第一閘極層上方。更具體的說明，如上述說明，閘極310包含矽化物層810位於多晶矽層234上方。在本發明的另一個具體實施例中，閘極1210可包含第一多晶矽層1130位於多晶矽鍺層1140下方，第二多晶矽層1150位於多晶矽鍺層1140上方，和矽化物層1710位於第二多晶矽層1150上方。接觸線500亦包含矽化物層800位於多晶矽層232上方；然而，接觸線500包含一高度，係低於閘極310之高度(即，第一閘極和後續閘極層的結合高度)。
MOSFET電路100進一步包含閘極間隙壁710、715位於靠近閘極310，和單一接觸線間隙壁700位於靠近接觸線500。如上所述，因為接觸線500比閘極310矮，所以接觸線間隙壁700比每一個閘極間隙壁710、715來的矮且薄。此外，除了接觸線間隙壁700的尺寸縮小外，MOSFET電路100之接觸線只包含單一間隙壁或沒有間隙壁，其可避免源極820和汲極830的間隙壁阻礙。另外，第一閘極介電質725係位於閘極310下方；以及，第二閘極介電質720係位於接觸線500下方。
一種製造MOSFET電路100的示範性方法中，包含形成閘極310，係藉由形成第一閘極層和形成至少一後續閘極層在第一閘極層上方。更具體的說來，形成第一閘極層包含形成多晶矽層230在閘極介電層220上方。此外，接觸線500的形成也在第一閘極層形成期間；即，接觸線500和第一閘極層為同時形成。如上所述，形成接觸線500包含形成多晶矽層230在閘極介電層220上方，且其後植入鍺層400在印刷電路接合墊300上方，以摻雜部份的多晶矽層220。換句話說，閘極310和接觸線500的形成，可以利用圖案化多晶矽層230得到閘極310和接觸線500，而且其後利用光阻PR保護閘極310。然後，形成摻雜部份係藉由摻雜接觸線(即印刷電路接合墊300)到接觸線500所需高度，其中隨後進行蝕刻摻雜部份。在此之後，如上所述，本方法形成金屬介層1000、1002，係藉由分別沉積鎢在接觸線500和部份源極820上方，以及部份汲極830上方，之後再進行化學機械研磨。
閘極1210和接觸線1300可以選替地形成，係藉由沉積第一多晶矽層1130在基板上方，沉積矽鍺層1140在第一多晶矽層1130上方，以及沉積第二多晶矽層1150在矽鍺層1140上方。如上所述，基板包括包含氧化矽1102的第一層1100和包含矽1112的第二層1110。其次，第一多晶矽層1130、矽鍺層1140和第二多晶矽層1150經由圖案化，以產生接觸線堆疊1200和閘極1210。接續，閘極1210利用光阻PR進行保護，而部份的第二多晶矽層1140和部份的矽鍺層1140則從接觸線堆疊1200移除。然後，接觸線1300被形成靠近閘極1210，其中接觸線1300比閘極1210矮。
另外，本方法形成第一間隙壁靠近閘極310(即，閘極間隙壁710和715)，以及第二間隙壁靠近接觸線500(即，接觸線間隙壁700和705)。如上所述，間隙壁藉由沉積氮化物層600在接觸線500和閘極310的上方及周圍而形成，其中接著蝕刻部份的氮化物層600。因為接觸線500的高度小於閘極310的高度，所以第二間隙壁比第一間隙壁矮和薄。自第二間隙壁移除其中一個間隙壁(即接觸線間隙壁705)，其係藉由自第二間隙壁保護一受保護間隙壁(即間隙壁700)，保護第一間隙壁，並石刻MOSFET電路100。因此，除了接觸線間隙壁700的尺寸縮小外，MOSFET電路100之接觸線包含單一間隙壁，可以避免源極820和汲極830的間隙壁阻礙。同樣地，如上所述，本發明接著形成金屬介層1000、1002，此係藉由將鎢分別沉積在接觸線500和部份源極820上方以及部份汲極830上方，隨後並進行化學機械研磨。
圖20－22闡述本發明製造具有不同高度接觸線之高密集度MOSFET電路的方法步驟流程圖。在項目10中，本方法開始於形成第一閘極層和接觸線。如上所述，此步驟包含形成多晶矽層於基板上方，其中基板包括包含氧化矽的第一層和包含矽的第二層。在項目11中，形成後續的閘極層在第一閘極層上方。如上所述，閘極層包含一高度，係大於接觸線的高度。
更詳細說明，如圖21所闡述，閘極層和接觸線的形成，係藉由圖案化多晶矽層以得到接觸線和閘極(項目20)；保護閘極(項目21)；形成摻雜部份，係藉由摻雜接觸線至接觸線所需要的高度(項目22)；及蝕刻摻雜部份(項目23)。選替地，如圖22所闡述，閘極層和接觸線可藉以下形成，係藉由沉積第一多晶矽層在基板上方(項目30)；沉積矽鍺層在第一多晶矽層上方(項目31)；以及沉積第二多晶矽層在矽鍺層上方(項目32)。而後，第一多晶矽層、矽鍺層和第二多晶矽層經由圖案化以形成接觸線堆疊和閘極(項目33)；保護閘極堆疊(項目34)；以及，從接觸線堆疊移除部份的第二多晶矽層和部份的矽鍺層(項目35)。
現在參考回圖20，在項目12中，第一間隙壁係形成靠近於閘極，且第二間隙壁係形成靠近接觸線，其中第二間隙壁係較第一間隙壁矮和薄。如上所述，間隙壁的形成係藉由沉積氮化物層於接觸線和閘極的上方及周圍，後續蝕刻部份的氮化物層。隨之，用光阻(項目13)保護自第二間隙壁和第一間隙壁的保護間隙壁，並且蝕刻MOSFET電路(項目14)。如上所述，因為接觸線比閘極矮，所以接觸線間隙壁(即，第二間隙壁)比每一個閘極間隙(即，每一個第一間隙壁)要矮和薄，並且可以容易的利用反應性離子蝕刻法將之移除。因此，除了接觸線間隙壁的尺寸縮小外，MOSFET電路之接觸線只包含單一間隙壁，其可以避免源極和汲極的間隙壁阻礙。
於是，本發明之具體實施例提供一種製造具有不同高度接觸線之高密集度MOSFET電路的結構與方法。更特別的是，較低接觸線可用來減少間隙壁高度和間隙壁厚度。減少了間隙壁阻礙介層孔洞蝕刻的機會。因多晶矽接觸線上的間隙壁可以會阻礙介層接觸，介層接觸可以從MOSFET電路的源極/汲極區域中分離開來。舉例來說，間隙壁阻礙引起靜態隨機存取記憶體(SRAM)中的電路開路。此問題當SRAM區域持續縮小而益發嚴重。因此本發明之具體實施例提供一種可解決問題的結構與方法，且易整合於傳統的MOSFET生產製程中。
上述具體實施例的描述將完全揭示本發明利用現有的技術下可以所易進行修改和/或變化之各種應用的普遍特性而不悖離上位概念，因此應包含在本發明所揭露實施例的等效意義範圍內的應用及修改。可以了解的是，本說明書中所使用的措詞與術語僅用來描述說明並非用以限制。因此，雖然本發明已利用較佳地具體實施例進行描述，然熟悉此技藝者皆明白，本發明以可在其申請專利範圍的精神和範圍下進行修改。
100．．．MOSFET電路
200,1100．．．第一層
202．．．氧化矽或矽
210,1110．．．第二層
212,1112．．．矽
213．．．第一上凹口
215．．．第二上凹口
214．．．第一淺溝渠隔離(STI)氧化物構件
216．．．第二STI氧化物構件
220,1120．．．閘極介電層
232,234．．．多晶矽層
300．．．印刷電路接合墊
310,1210．．．閘極
500,1300．．．接觸線
600,1500．．．氮化物層
700,705,1600,1605．．．接觸線間隙壁
710,715,1610,1615．．．閘極間隙壁
720．．．第二閘極介電質
725．．．第一閘極介電質
800,810,1700,1710．．．矽化物層
820,1720．．．源極
830,1730．．．汲極
840,1740．．．第二氮化物層
850,1750．．．氧化物層
900,1800．．．第一介電構件
902,1802．．．第二介電構件
904,1804．．．第三介電構件
910,1810．．．第一低K介電構件
912,1812．．．第二低K介電構件
914,1814．．．第三低K介電構件
1000,1900．．．第一金屬介層
1002,1902．．．第二金屬介層
1130．．．第一多晶矽層或金屬層
1140．．．多晶矽鍺層
1150．．．第二多晶矽層
1200．．．接觸線堆疊
當結合以下說明與附圖來考量時，本發明之具體實施例將較佳地被理解，其中：圖1為用以說明本發明一MOSFET電路的概要圖；圖2為用以說明本發明之一方法步驟的概要圖；圖3為用以說明本發明之一方法步驟的概要圖；圖4為用以說明本發明之一方法步驟的概要圖；圖5為用以說明本發明之一方法步驟的概要圖；圖6為用以說明本發明之一方法步驟的概要圖；圖7為用以說明本發明之一方法步驟的概要圖；圖8為用以說明本發明之一方法步驟的概要圖；圖9為用以說明本發明之一方法步驟的概要圖；圖10為用以說明本發明之一方法步驟的概要圖；圖11為用以說明本發明之一方法步驟的概要圖；圖12為用以說明本發明之一方法步驟的概要圖；圖13為用以說明本發明之一方法步驟的概要圖；圖14為用以說明本發明之一方法步驟的概要圖；圖15為用以說明本發明之一方法步驟的概要圖；圖16為用以說明本發明之一方法步驟的概要圖；圖17為用以說明本發明之一方法步驟的概要圖；圖18為用以說明本發明之一方法步驟的概要圖；圖19為用以說明本發明之一方法步驟的概要圖；圖20為本發明之一方法的流程圖；圖21為本發明之方法步驟的流程圖；以及圖22為本發明之另一方法步驟的流程圖。
100．．．MOSFET電路
200．．．第一層
202．．．氧化矽或矽
210．．．第二層
212．．．矽
213．．．第一上凹口
215．．．第二上凹口
214．．．第一淺溝渠隔離(STI)氧化物構件
216．．．第二STI氧化物構件
232,234．．．多晶矽層
310．．．閘極
900．．．第一介電構件
500．．．接觸線
902．．．第二介電構件
700．．．接觸線間隙壁
904．．．第三介電構件
710,715．．．閘極間隙壁
910．．．第一低K介電構件
720．．．第二閘極介電質
912．．．第二低K介電構件
725．．．第一閘極介電質
914．．．第三低K介電構件
800,810．．．矽化物層
1000．．．第一金屬介層
820．．．源極
1002．．．第二金屬介層
830．．．汲極

Claims (18)

  1. 一種MOSFET電路，包含：一接觸線；一第一閘極層，位於靠近該接觸線；以及一多晶矽鍺閘極層，位於該第一閘極層之上且位於該至少一後續的閘極層之下；其中該接觸線包含一高度，係低於該第一閘極層之高度。
  2. 如請求項1所述之MOSFET電路，更包含：數個閘極間隙壁，位於靠近該第一閘極層；以及一單一接觸線間隙壁，位於靠近該接觸線層，其中該接觸線間隙壁包含一高度，係低於該閘極間隙壁之高度。
  3. 如請求項1所述之MOSFET電路，更包含：數個閘極間隙壁，位於靠近該第一閘極層；以及一單一接觸線間隙壁，位於靠近該接觸線層，其中該接觸線間隙壁包含一厚度，係小於該閘極間隙壁之厚度。
  4. 一種MOSFET電路，包含：一接觸線；一第一閘極層，位於靠近該接觸線；至少一第二閘極層，位於該第一閘極層上方；數個閘極間隙壁，位於靠近該第一閘極層和該第二閘極層；少於二個的接觸線間隙壁，位於靠近該接觸線；以及 一多晶矽鍺閘極層，且位於該第一閘極層之上且位於該至少一後續的閘極層之下。
  5. 如請求項4所述之MOSFET電路，其中該接觸線包含一高度，係低於該第一閘極層和該第二閘極層之一結合高度。
  6. 如請求項4所述之MOSFET電路，其中該少於二個的接觸線間隙壁包含一高度，係低於該閘極間隙壁之高度。
  7. 如請求項4所述之MOSFET電路，其中該少於二個的接觸線間隙壁包含一厚度，係小於該閘極間隙壁之厚度。
  8. 一種製造MOSFET電路的方法，包含：圖案化一多晶矽層以形成至少一接觸線和至少一閘極；保護該閘極且暴露該接觸線；以及減少該接觸線之高度，其中該接觸線之高度低於該閘極之高度。
  9. 如請求項8所述之方法，更包含：形成第一間隙壁靠近於該閘極；以及形成第二間隙壁靠近於該接觸線，包含形成該第二間隙壁使具有一高度，係低於該第一間隙壁之高度。
  10. 如請求項8所述之方法，更包含：形成第一間隙壁於靠近該閘極；以及形成第二間隙壁於靠近該接觸線，包含形成該第二間隙 壁使具有一厚度，係小於該第一間隙壁之厚度。
  11. 如請求項9所述之方法，更包含從該第二間隙壁移除至少一移除間隙壁。
  12. 如請求項11所述之方法，其中移除該移除間隙壁之該步驟包含自該第二間隙壁保護一受保護間隙壁，保護該第一間隙壁，及蝕刻該MOSFET電路。
  13. 如請求項8所述之方法，更包含形成一多晶矽鍺閘極層於該多晶矽層內。
  14. 一種製造MOSFET電路的方法，包含：沉積一第一層於一基板上方，其中該第一層包含多晶矽和金屬之至少其一；沉積一多晶矽鍺層於該第一多晶矽層上方；沉積一第二多晶矽層於該多晶矽鍺層上方；圖案化該第一多晶矽層、該多晶矽鍺層和該第二多晶矽層，以製造一接觸線堆疊及一閘極堆疊；保護該閘極堆疊；以及移除該接觸線堆疊之該第二多晶矽層，其中該接觸線堆疊包含一高度，係低於該閘極堆疊之高度。
  15. 如請求項14所述之方法，更包含：形成第一間隙壁靠近於該閘極；以及形成第二間隙壁靠近於該接觸線，包含形成該第二間隙壁具有一高度，係低於該第一間隙壁之高度。
  16. 如請求項14所述之方法，更包含：形成第一間隙壁靠近於該閘極；以及形成第二間隙壁靠近於該接觸線，包含形成該第二間隙壁具有一厚度，係小於該第一間隙壁之厚度。
  17. 如請求項15所述之方法，更包含從該第二間隙壁移除至少一移除間隙壁。
  18. 如請求項17所述之方法，其中移除該移除間隙壁之該步驟包含自該第二間隙壁保護一受保護間隙壁，保護該第一間隙壁，及蝕刻該MOSFET電路。
TW096100169A 2006-01-09 2007-01-03 製造具有不同高度接觸線之高密集度ｍｏｓｆｅｔ電路的結構與方法 TWI409948B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/306,707 US7339230B2 (en) 2006-01-09 2006-01-09 Structure and method for making high density mosfet circuits with different height contact lines

Publications (2)

Publication Number Publication Date
TW200742074A TW200742074A (en) 2007-11-01
TWI409948B true TWI409948B (zh) 2013-09-21

Family

ID=38257099

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096100169A TWI409948B (zh) 2006-01-09 2007-01-03 製造具有不同高度接觸線之高密集度ｍｏｓｆｅｔ電路的結構與方法

Country Status (7)

Country Link
US (2) US7339230B2 (zh)
EP (1) EP1979941B1 (zh)
JP (1) JP5225102B2 (zh)
CN (1) CN101361186B (zh)
AT (1) ATE535941T1 (zh)
TW (1) TWI409948B (zh)
WO (1) WO2007082199A2 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111200A (ja) * 2007-10-31 2009-05-21 Panasonic Corp 半導体装置及びその製造方法
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
KR20100101446A (ko) 2009-03-09 2010-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8507375B1 (en) * 2012-02-02 2013-08-13 GlobalFoundries, Inc. Alignment tolerant semiconductor contact and method
US9786557B1 (en) * 2016-04-12 2017-10-10 International Business Machines Corporation Two-dimensional self-aligned super via integration on self-aligned gate contact
FR3069369B1 (fr) 2017-07-21 2019-11-01 Stmicroelectronics (Rousset) Sas Circuit integre comportant un contact partage masque
KR20200085071A (ko) * 2019-01-04 2020-07-14 주식회사 엘지화학 배터리 전류 측정 장치 및 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136649A (en) * 1999-10-12 2000-10-24 Advanced Micro Devices, Inc. Method for removing anti-reflective coating layer using plasma etch process after contact CMP
TW561506B (en) * 2002-07-22 2003-11-11 Taiwan Semiconductor Mfg Method for forming MOSFET
TWI231969B (en) * 1999-03-26 2005-05-01 Mosel Vitelic Inc Method for forming dual-gate MOS and interconnect with self-aligned contact
US20050121710A1 (en) * 2003-12-09 2005-06-09 Kabushiki Kaisha Toshiba Semiconductor memory device for storing data as state of majority carriers accumulated in channel body and method of manufacturing the same

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5232863A (en) * 1992-10-20 1993-08-03 Micron Semiconductor, Inc. Method of forming electrical contact between a field effect transistor gate and a remote active area
JPH07321217A (ja) * 1994-05-19 1995-12-08 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2606143B2 (ja) * 1994-07-22 1997-04-30 日本電気株式会社 半導体装置及びその製造方法
GB2292008A (en) * 1994-07-28 1996-02-07 Hyundai Electronics Ind A split gate type flash eeprom cell
KR960030440A (ko) 1995-01-12 1996-08-17 모리시다 요이치 반도체 장치 및 그 제조방법
US5668065A (en) * 1996-08-01 1997-09-16 Winbond Electronics Corp. Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects
JPH10308454A (ja) * 1997-05-02 1998-11-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2964993B2 (ja) * 1997-05-28 1999-10-18 日本電気株式会社 半導体記憶装置
US6420273B1 (en) * 1997-06-30 2002-07-16 Koninklijke Philips Electronics N.V. Self-aligned etch-stop layer formation for semiconductor devices
JP3239940B2 (ja) * 1997-09-10 2001-12-17 日本電気株式会社 半導体装置及びその製造方法
JP3075351B2 (ja) * 1998-03-24 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
US6127706A (en) 1998-04-23 2000-10-03 Texas Instruments - Acer Incorporated Trench-free buried contact for SRAM devices
TW386283B (en) * 1998-05-25 2000-04-01 United Microelectronics Corp A method of manufacturing the buried contact of an SRAM cell
JP2000100964A (ja) * 1998-09-18 2000-04-07 Seiko Epson Corp 半導体装置
US6127216A (en) * 1998-11-06 2000-10-03 Advanced Micro Devices, Inc. Heavily-doped polysilicon/germanium thin film formed by laser annealing
US6281559B1 (en) * 1999-03-03 2001-08-28 Advanced Micro Devices, Inc. Gate stack structure for variable threshold voltage
JP2000294546A (ja) * 1999-03-25 2000-10-20 Motorola Inc 半導体装置の製造方法
US6518618B1 (en) * 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
US6420752B1 (en) * 2000-02-11 2002-07-16 Advanced Micro Devices, Inc. Semiconductor device with self-aligned contacts using a liner oxide layer
JP2001338979A (ja) 2000-05-30 2001-12-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6271087B1 (en) * 2000-10-10 2001-08-07 Advanced Micro Devices, Inc. Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects
US6552401B1 (en) * 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US6509253B1 (en) * 2001-02-16 2003-01-21 Advanced Micro Devices, Inc. T-shaped gate electrode for reduced resistance
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
JP2003007819A (ja) * 2001-06-27 2003-01-10 Sharp Corp 半導体装置の製造方法
US6596599B1 (en) * 2001-07-16 2003-07-22 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
JP4628644B2 (ja) * 2001-10-04 2011-02-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US6638861B1 (en) * 2001-11-08 2003-10-28 Advanced Micro Devices, Inc. Method of eliminating voids in W plugs
KR100790965B1 (ko) * 2002-03-09 2008-01-02 삼성전자주식회사 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법
TW533588B (en) * 2002-04-24 2003-05-21 Nanya Technology Corp Flash memory and its manufacturing method
KR100487525B1 (ko) * 2002-04-25 2005-05-03 삼성전자주식회사 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법
JP4102112B2 (ja) 2002-06-06 2008-06-18 株式会社東芝 半導体装置及びその製造方法
US20040004251A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Insulated-gate field-effect thin film transistors
US6894353B2 (en) * 2002-07-31 2005-05-17 Freescale Semiconductor, Inc. Capped dual metal gate transistors for CMOS process and method for making the same
KR100481864B1 (ko) 2002-10-29 2005-04-11 삼성전자주식회사 반도체 소자의 형성방법
ATE490562T1 (de) * 2002-12-19 2010-12-15 Nxp Bv Elektrisches bauelement mit einer schicht aus phasenwechsel-material und verfahren zur seiner herstellung
JP2004228231A (ja) * 2003-01-21 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100509948B1 (ko) * 2003-04-01 2005-08-24 한국전자통신연구원 초미세 채널을 가지는 ｍｏｓｆｅｔ 소자 및 그 제조 방법
DE10318283A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US7129539B2 (en) 2003-05-15 2006-10-31 Sharp Kabushiki Kaisha Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card
JP2005064127A (ja) * 2003-08-08 2005-03-10 Renesas Technology Corp 半導体装置およびその製造方法
DE10336876B4 (de) * 2003-08-11 2006-08-24 Infineon Technologies Ag Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung
US7135731B2 (en) * 2003-12-10 2006-11-14 Nanya Technology Corp. Vertical DRAM and fabrication method thereof
KR100543471B1 (ko) * 2003-12-30 2006-01-20 삼성전자주식회사 노어형 플래시 메모리 셀의 콘택 구조 형성방법
JP2005347296A (ja) * 2004-05-31 2005-12-15 Toshiba Corp 半導体装置および半導体装置の製造方法
KR100626383B1 (ko) * 2004-08-16 2006-09-20 삼성전자주식회사 부분적으로 높여진 소오스/드레인을 가지는 트랜지스터 및그 제조방법
US7259083B2 (en) * 2004-10-22 2007-08-21 Lsi Corporation Local interconnect manufacturing process
JP2006165435A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI231969B (en) * 1999-03-26 2005-05-01 Mosel Vitelic Inc Method for forming dual-gate MOS and interconnect with self-aligned contact
US6136649A (en) * 1999-10-12 2000-10-24 Advanced Micro Devices, Inc. Method for removing anti-reflective coating layer using plasma etch process after contact CMP
TW561506B (en) * 2002-07-22 2003-11-11 Taiwan Semiconductor Mfg Method for forming MOSFET
US20050121710A1 (en) * 2003-12-09 2005-06-09 Kabushiki Kaisha Toshiba Semiconductor memory device for storing data as state of majority carriers accumulated in channel body and method of manufacturing the same

Also Published As

Publication number Publication date
JP2009522819A (ja) 2009-06-11
CN101361186B (zh) 2012-07-18
JP5225102B2 (ja) 2013-07-03
EP1979941A4 (en) 2011-03-23
US7339230B2 (en) 2008-03-04
CN101361186A (zh) 2009-02-04
EP1979941A2 (en) 2008-10-15
ATE535941T1 (de) 2011-12-15
US20070170472A1 (en) 2007-07-26
EP1979941B1 (en) 2011-11-30
US7750415B2 (en) 2010-07-06
TW200742074A (en) 2007-11-01
WO2007082199A2 (en) 2007-07-19
US20080029836A1 (en) 2008-02-07
WO2007082199A3 (en) 2007-11-29

Similar Documents

Publication Publication Date Title
CN102891148B (zh) 用于单栅极非易失性存储器件的结构和方法
US7060553B2 (en) Formation of capacitor having a Fin structure
TWI406391B (zh) 包含垂直去耦合電容器之半導體裝置
US9240404B2 (en) Embedded polysilicon resistor in integrated circuits formed by a replacement gate process
US7183624B2 (en) Semiconductor device
US6303414B1 (en) Method of forming PID protection diode for SOI wafer
TWI409948B (zh) 製造具有不同高度接觸線之高密集度ｍｏｓｆｅｔ電路的結構與方法
TWI795378B (zh) 積體電路與其形成方法
US7964457B2 (en) Semiconductor integrated circuit device and a manufacturing method for the same
US11757047B2 (en) Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
TW202011608A (zh) 用於接觸件之不同上部與下部間隔件
CN111129121A (zh) 半导体装置
KR20090096887A (ko) 금속 실리사이드막을 포함하는 반도체 장치 및 그 제조방법
KR101464710B1 (ko) 수직 디커플링 커패시터를 포함하는 반도체 디바이스
JP2010177690A (ja) 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ
US20230361221A1 (en) Semiconducting metal oxide transistors having a patterned gate and methods for forming the same
JP2002050702A (ja) 半導体装置
US7075155B1 (en) Structure for protecting a semiconductor circuit from electrostatic discharge and a method for forming the structure
KR20000013433A (ko) 선택적 금속 실리사이드막 형성방법
JP3632565B2 (ja) 半導体装置の製造方法
KR100232228B1 (ko) 반도체 소자의 제조 방법
KR100674645B1 (ko) 반도체 소자 제조 방법
KR20040014508A (ko) 금속 비트 라인 컨택트 제조 방법 및 메모리 셀
TW466734B (en) Small sized semiconductor device with shared contact plug
KR20010039853A (ko) 반도체 웨이퍼 상에 집적 회로 금속 산화 금속 커패시터를 제조하는 방법 및 반도체 소자 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees