KR100790965B1 - 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 접합 영역을 갖는 반도체 기판과, 상기 접합 영역을 노출시키는 콘택홀을 포함하는 평탄화막, 상기 평탄화막 상부에 형성되며, 접합 영역을 노출시키는 콘택홀을 포함하는 층간 절연막, 상기 평탄화막 및 층간 절연막 측벽에 형성되는 콘택 스페이서를 포함하며, 상기 콘택 스페이서는 상기 평탄화막과 층간 절연막의 계면 및 평탄화막과 상기 반도체 기판의 계면을 차폐한다.
BPSG, 보잉, 콘택 스페이서, 링 디펙트
Description
도 1은 BPSG막을 층간 절연막으로 갖는 종래의 반도체 소자의 단면도이다.
도 2는 종래의 링 디펙트가 발생된 상태를 보여주는 단면도이다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 4는 도 3b의 콘택홀을 확대하여 나타낸 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 130 : BPSG막
135 : 중온 산화막 140 : 콘택홀
150 : 콘택 스페이서 155 : 비트 라인
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 비트 라인과 같은 도전 라인 형성시 층간 절연막내에 발생되는 링 디펙트(ring defect)를 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 경향으로 배선 설계가 자유롭고 용이하며 배선 저항 및 전류 용량등의 설정을 여유있게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있다.
다층 배선 기술에서는 하층 배선의 표면 요철 때문에 발생하는 상층의 단선문제를 해결하기 위하여, 평탄화 절연막으로 BPSG(borophosphosilicate glass), PSG(phosphosilicate glass)와 같은 복합 수지 물질 또는 SOG(spin on glass)막을 사용하였다. 여기서, SOG막은 고온 공정에 취약하므로 고온이 요구되지 않는 상부의 금속 배선 공정에서만 사용되고 있고, 그 외의 고온 공정이 요구되는 하부의 트랜지스터, 비트라인 및 캐패시터 형성 공정시 평탄화막으로는 BPSG막이 주로 이용되고 있다.
BPSG막은 B2O3 - P2O5 - SiO2으로 구성되었으며, 이러한 BPSG막은 증착후 소정의 열처리 즉, 플로우(flow) 공정에 의하여 평탄화가 이루어진다. 플로우 공정은 일반적으로 850℃ 이상의 고온에서 진행될 수 있으며, 막의 성분, 공정 시간 및 공정 분위기에 의해 의존한다.
여기서, 도 1을 참조하여, BPSG막을 층간 절연막으로 갖는 반도체 소자의 제조방법에 대하여 설명한다.
도 1을 참조하여, 반도체 기판(10) 상부에 공지의 방식으로 소자 분리막(12)을 형성한다. 다음, 반도체 기판(10) 상부에 게이트 산화막(14), 게이트 전극용 도전층(16) 및 캡핑막(18)을 순차적으로 증착한다. 다음, 캡핑막(18), 게이트 전극용 도전층(16) 및 게이트 산화막(14)을 소정 부분 패터닝하여 게이트 전극 구조물(G) 을 형성한다. 이어서, 반도체 기판(10) 결과물 상부에 실리콘 질화막(SiN)을 증착한다음, 블랭킷 비등방성 식각하여 게이트 전극 구조물(G)의 양측벽에 스페이서(20)를 형성한다. 그리고나서, 게이트 전극 구조물(G) 양측의 반도체 기판(10)에 불순물을 주입하여, 접합 영역(25)을 형성한다.
다음, 게이트 전극 구조물(G)의 형성으로 인하여 기판상에 발생된 단차를 완화시키기 위하여, 반도체 기판(10) 결과물 상부에 BPSG막(30)을 증착하고 소정 온도에서 열처리하여, 플로우시킨다. 그 다음, 플로우된 BPSG막(30) 상부에 층간 절연막(32)을 증착한다. 이때, 층간 절연막(32)은 BPSG막(30)과 이후 도전 라인과의 접착 특성을 개선하는 역할을 한다.
이어서, 선택된 접합 영역(25)이 노출될 수 있도록 층간 절연막(32) 및 BPSG막(30)을 식각하여, 콘택홀을 형성한다. 일반적으로 BPSG막(30)이 층간 절연막(32)에 비하여 식각 선택비가 크므로 BPSG막(30)이 더 많이 식각되어져, 도면과 같이 콘택홀 측벽이 활처럼 휜 형태가 된다. 이러한 현상을 보잉(bowing) 현상이라 하며, 도면에서 "b"는 보잉이 발생된 부분을 지시한다.
그후, 콘택홀 내벽에 콘택 스페이서(35)를 형성한다. 그후, 노출된 접합 영역(25) 표면을 세정한다음, 노출된 접합 영역(25)과 콘택되도록 비트 라인(40)을 형성한다.
그러나, 상술한 종래의 반도체 소자는 콘택홀 측벽에 보잉이 발생되었기 때문에, 콘택 스페이서(35)의 상부 및 하부 영역의 선폭이 상대적으로 매우 미세하다. 더욱이, 비트 라인(40)의 형성전 세정 공정을 진행하게되면, 층간 절연막(32) 및 콘택 스페이서(35)가 소정 높이만큼 유실되어, BPSG막(30)과 층간 절연막(32)의 계면 및 BPSG막(30)과 기판(접합 영역)의 계면이 노출된다. 이로 인하여, 세정액이 노출된 계면 사이로 스며들어가 BPSG막(30)을 소모한다.
그러면, 이후 비트 라인 형성시, 비트 라인을 구성하는 도전물이 BPSG막(30)의 유실된 공간에도 증착되어져, 도 2와 같이 BPSG막(30)내에 도전층이 형성되는 이른바 링 디펙트(ring defect:45)가 발생된다.
이러한 링 디펙트(45)는 누설 전류의 통로로 작용하게 되고, 심할 경우 게이트 전극 구조물(G, 워드 라인)과 비트 라인(40)의 쇼트를 유발할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명은 워드 라인과 비트 라인의 쇼트를 방지할 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 비트 라인 콘택 부분에 링 디펙트를 방지할 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
상기한 본 발명의 이루고자 하는 기술적 과제를 달성하기 위한 본 발명의 반 도체 소자는, 접합 영역을 갖는 반도체 기판과, 상기 접합 영역을 노출시키는 제 1 콘택홀을 포함하는 평탄화막과, 상기 평탄화막 상부에 형성되며, 상기 제 1 콘택홀로부터 연장된 제 2 콘택홀을 포함하는 층간 절연막과, 상기 제 1 및 제 2 콘택홀 측벽에 형성되는 콘택 스페이서를 포함하며, 상기 콘택 스페이서는 상기 평탄화막과 층간 절연막의 계면 및 평탄화막과 상기 반도체 기판의 계면을 차폐한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는 접합 영역을 갖는 반도체 기판과, 상기 접합 영역을 노출시키는 제 1 콘택홀을 포함하는 평탄화막과, 상기 평탄화막 상부에 형성되며, 상기 제 1 콘택홀로부터 연장된 제 2 콘택홀을 포함하는 층간 절연막과, 상기 제 1 및 제 2 콘택홀 측벽에 형성되는 콘택 스페이서를 포함하며, 상기 콘택 스페이서는 상기 평탄화막과 층간 절연막의 계면 및 평탄화막과 상기 반도체 기판의 계면을 차폐하며, 상기 층간 절연막은 상기 평탄화막에 비하여 콘택홀 형성용 식각제에 대한 식각 속도가 느리고, 상기 콘택 스페이서를 구성하는 물질은 상기 층간 절연막 및 평탄화막에 비하여 세정액에 대한 식각 속도가 느린 것을 특징으로 한다.
여기서, 상기 콘택 스페이서의 최상단은 상기 층간 절연막중 상대적으로 낮은 높이를 갖는 부분보다 더 상부에 위치함이 바람직하다. 또한, 상기 접합 영역은 상기 평탄화막과 반도체 기판 사이의 계면을 노출시키는 홈을 구비하여, 반도체 기판과 평탄화막의 계면을 노출시킨다. 또한, 상기 콘택 스페이서에 의하여 노출되는 접합 영역의 폭은 상기 홈의 폭보다 작은 것이 바람직하다.
또한, 상기 제 2 콘택홀의 양측벽은 활 형태로 휘어져 있으며, 상기 콘택 스 페이서는 상기 휘어진 부분을 충분히 메울 수 있을 정도의 두께로 형성한다. 보다 상세하게는, 상기 콘택 스페이서의 선폭은 상기 제 2 콘택홀의 일측벽과, 상기 제 2 콘택홀의 일측벽으로부터 연장된 제 1 콘택홀의 일측벽 사이의 거리보다 큰 것이 바람직하다.
이때, 상기 평탄화막은 BPSG막이고, 상기 층간 절연막은 750 내지 800℃에서 증착되는 중온 산화막이며, 상기 콘택 스페이서는 실리콘 질화막(SiN)으로 형성될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 접합 영역을 갖는 반도체 기판을 제공한다. 상기 반도체 기판 상에 평탄화막과 층간 절연막을 순차적으로 적층하고, 상기 층간 절연막 및 상기 평탄화막을 소정 부분 식각하여 상기 접합 영역 및 접합 영역과 평탄화막의 계면을 노출시키는 콘택홀을 형성한다. 그후에, 상기 콘택홀 양측벽에 콘택 스페이서를 형성하고, 상기 반도체 기판 결과물 표면을 세정한다. 그 다음, 상기 노출된 접합 영역과 콘택되도록 도전 라인을 형성한다. 여기서, 상기 세정할 때, 상기 콘택 스페이서는 상기 평탄화막과 층간 절연막 사이 및 평탄화막과 기판 사이의 계면을 차폐하고 있는 것이 바람직하다.
상기 콘택홀 형성하기 위한 식각 공정시, 과도 식각을 진행하여 상기 평탄화막과 기판의 계면을 노출시킨다.
아울러, 상기 층간 절연막은 상기 평탄화막에 비하여 콘택홀 식각제에 대한 식각 속도가 느린 막으로 형성하는 것이 바람직하며, 상기 콘택 스페이서는 상기 층간 절연막 및 평탄화막에 비하여 상기 세정 단계시 이용되는 세정액에 대한 식각 속도가 느린 막으로 형성하는 것이 바람직하다. 예를들어, 상기 평탄화막으로 BPSG막으로 형성하고, 상기 층간 절연막은 750 내지 800℃의 온도에서 형성되는 중온 산화막을 형성하고, 상기 콘택 스페이서는 실리콘 질화막(SiN)으로 형성할 수 있다. 또한, 이러한 경우, 세정액으로 H2SO4 용액과 SC1(standard chemical : NH4OH+H2O2+H2O)용액의 혼합 용액을 사용할 수 있다.
또한, 상기 콘택홀 형성시, 상기 평탄화막이 상기 층간 절연막에 비하여 더 식각되어, 상기 층간 절연막의 측단부와 상기 평탄화막의 측단부 사이에 거리가 존재하는 경우, 상기 콘택 스페이서는 상기 층간 절연막의 측단부와 평탄화막의 측단부 사이의 거리보다 더 큰 폭을 갖도록 형성한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다 른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 3a 내지 도 3c는 본 발명에 따른 링 디펙트를 방지하기 위한 반도체 소자를 설명하기 위한 단면도이고, 도 4는 도 3b의 콘택홀 및 콘택 스페이서를 확대하여 나타낸 단면도이다.
먼저, 도 3a를 참조하여, 반도체 기판(100) 상부에 예를들어, STI(shallow trench isolation)방식으로 소자 분리막(105)을 형성한다. 반도체 기판(10) 상부에 게이트 산화막(110), 게이트 전극용 도전층(115) 및 캡핑막(도시되지 않음)을 순차적으로 증착한다. 그 후, 캡핑막, 게이트 전극용 도전층(115) 및 게이트 산화막(110)을 소정 부분 패터닝하여 게이트 전극 구조물(g) 즉, 워드 라인을 형성한다. 게이트 전극 구조물(g)이 형성된 반도체 기판(100) 상부에 절연막, 예를들어, 실리콘 질화막(SiN)을 증착한다음, 블랭킷 비등방성 식각하여 게이트 전극 구조물(g)의 양측벽에 게이트 스페이서(120)를 형성한다. 그리고나서, 게이트 전극 구조물(g) 양측의 반도체 기판(100)에 기판과 반대 타입의 불순물을 주입하여, 접합 영역(25)을 형성하여, 트랜지스터를 완성한다.
계속해서 도 3a를 참조하여, 트랜지스터가 형성된 반도체 기판(100) 상부에, 게이트 전극 구조물(g)의 높이로 인하여 발생된 단차를 제거하기 위하여 평탄화막으로서 BPSG막(130)을 증착한다. 그리고나서, 고온에서 플로우 공정을 진행한다. 이때, BPSG막(130)은 증착 당시는 기판(100)의 굴곡을 따라 형성되지만, 플로우 공정을 진행하면 평탄화된다. 다음, 플로우된 BPSG막(130) 상부에 층간 절연막(135) 을 증착한다. 이때, 본 실시예의 층간 절연막(135)은 BPSG막(130)보다 콘택홀 식각제 즉, 콘택홀 식각을 위한 가스에 대한 식각 속도가 늦은 막을 사용함이 바람직하다. 또한, 층간 절연막(135)은 BPSG막(130)보다 세정시 사용되는 세정액에 대한 식각 속도가 늦은 막을 사용함이 바람직하다. 본 실시예에서는 이러한 층간 절연막(135)으로 750 내지 800℃, 바람직하게는 780℃에서 증착되는 중온 산화막(middle temperature oxide)을 이용한다.
그 다음, 선택된 접합 영역(125)이 노출될 수 있도록 층간 절연막(135) 및 BPSG막(130)을 식각하여, 콘택홀(140)을 형성한다. 이때, BPSG막(130)이 중온 산화막으로 된 층간 절연막(135)에 비하여 식각 속도가 빠르므로, 콘택홀(140)은 그 측벽이 활처럼 휜 형태로 형성된다. 이러한 현상을 보잉 현상이라 하며, 도면 부호 200으로 지시된다. 또한, 본 실시예에서는 콘택홀(140) 형성시 과도 식각을 진행하여, 접합 영역(125)에 홈(145)을 형성한다. 이때, 홈(145)의 깊이는 접합 영역(125)의 깊이보다는 얕게 형성되며, 홈(145)의 형성에 의하여 반도체 기판(접합 영역)과 BPSG막(130)의 계면이 노출된다.
도 3b를 참조하여, 반도체 기판(100) 결과물 상부에 절연막을 소정 두께만큼 증착한다음, 실리콘 질화막을 비등방성 블랭킷 식각하여 콘택 스페이서(150)를 형성한다. 여기서, 콘택 스페이서(150)는 BPSG막(130) 및 층간 절연막(135)보다 세정액에 대하여 식각 속도가 느린 물질로 형성하여야 하며, 바람직하게는 실리콘 질화막(SiN)으로 형성한다. 아울러, 콘택 스페이서(150)는 보잉이 발생된 부분이 충분히 메꾸어지도록 형성된다. 즉, 콘택 스페이서(150)의 폭은 층간 절연막(135)의 측 단부로부터 BPSG막(130)의 측단부까지의 거리보다 크게 형성됨이 바람직하다.
그리고 난 다음, 도 3c에 도시된 바와 같이, 노출된 접합 영역(145) 표면 및 콘택 스페이서(150) 표면을 습식 세정한다. 이때, 세정액으로는 145℃ 온도의 H2SO4 용액과 40℃의 SC1(standard chemical : NH4OH+H2O2+H2O)용액의 혼합 용액이 이용될 수 있다. 이때, 상기 세정액에 대한 습식 식각 속도는 BPSG막(130)이 가장 빠르며, 그 다음 층간 절연막(135), 콘택 스페이서(150) 순이다. 이러한 세정 용액으로 약 5 내지 15분 동안 세정 공정을 진행한다. 이때, 세정액에 대한 식각 속도는 콘택 스페이서(150)가 가장 느리므로, 세정 공정후 거의 유실되지 않고 층간 절연막(135)의 측벽에 남아있게 된다. 그러면, 콘택 스페이서(150)가 층간 절연막(135) 및 BPSG막(130) 사이의 계면을 차단하기 때문에, 계면을 통하여 세정액이 흘러들어가지 않는다.
결과적으로, 본 실시예에 따른 링 디펙트를 방지하기 위한 콘택 스페이서(150)는 다음과 같이 형성된다.
도 4를 참조하여, 콘택 스페이서(150)는 세정 공정 진행시 층간 절연막(135)의 측벽 일부에 잔류하여야 한다. 바람직하게는, 세정 공정이 진행되는 동안, BPSG막(130) 상부 표면으로부터 층간 절연막(135) 표면까지의 거리 중 최소 거리(A)보다 BPSG막(130) 상부 표면으로부터 콘택 스페이서(150)의 상단까지의 거리(B)가 더 커야 한다. 이때, 층간 절연막(135)은 세정액에 의하여 일부 세정될 수 있으므로, 콘택 영역 주변에서는 상대적으로 낮은 두께를 갖을 수 있으며, "A"는 층간 절연막 이 세정액에 의하여 유실된 부분의 두께를 지시하는 것이다.
또한, 콘택 스페이서의 폭(C)은 세정액이 BPSG막(130)내부로 침투하는 것을 방지하기 위하여, 상술한 바와 같이 보잉 발생 부위의 폭(A)보다 더 커야 한다. 더불어, 콘택 스페이서(150)에 의하여 노출되는 접합 영역의 폭(D)이 BPSG막(130)에 의하여 노출되는 접합 영역의 폭(E)에 비하여 더 작도록 하여, BPSG막(130)과 기판(100)간의 계면이 콘택 스페이서(150)에 의하여 차폐되도록 하여야 한다. 이는 접합 영역(125)을 과도 식각함으로써 실현된다.
이와같이, 콘택 스페이서(150)가 BPSG막(130)과 층간 절연막(135) 사이의 계면 및 BPSG막(130)과 기판(100) 사이의 계면을 차폐하게 되면, 세정액이 침투할 경로가 차단된다.
다시 도 3c를 참조하여, 노출된 접합 영역(135) 및 게이트 전극용 도전층(115)과 콘택되도록 도전층을 증착하고, 소정 부분 패터닝하여, 비트 라인(155)을 형성한다. 이때, 세정액에 의하여 BPSG막(130)의 유실된 부분이 존재하지 않으므로, 링 디펙트와 같은 문제점이 발생되지 않는다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 세정시 콘택 스페이서(150)가 BPSG막(130)과 층간 절연막(135) 사이 및 BPSG막(130)과 기판(100) 사이의 계면을 차폐하도록 형성하여, 세정액이 BPSG막(130)으로 스며드는 것을 방지한다. 이에따라, BPSG막(130)내에 도전 패스 형성 경로가 차단되어, 링 디펙트가 방지되므로써, 비트 라인과 워드 라인(게이트 전극)간의 쇼트를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (24)
- 접합 영역을 갖는 반도체 기판;상기 접합 영역을 노출시키는 제 1 콘택홀을 포함하는 평탄화막;상기 평탄화막 상부에 형성되며, 상기 제 1 콘택홀로부터 연장된 제 2 콘택홀을 포함하는 층간 절연막;상기 제 1 및 제 2 콘택홀 측벽에 형성되는 콘택 스페이서를 포함하며,상기 콘택 스페이서는 상기 평탄화막과 층간 절연막의 계면 및 평탄화막과 상기 반도체 기판의 계면을 차폐하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 콘택 스페이서의 최상단은 상기 층간 절연막중 상대적으로 낮은 높이를 갖는 부분보다 더 상부에 위치하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 접합 영역은 상기 평탄화막과 반도체 기판 사이의 계면을 노출시키는 홈을 구비하는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 콘택 스페이서에 의하여 노출되는 접합 영역의 폭은 상기 홈의 폭보다 작은 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 2 콘택홀의 양측벽은 활 형태로 휘어져 있으며,상기 콘택 스페이서는 상기 휘어진 부분을 충분히 메울 수 있을 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 콘택 스페이서의 선폭은 상기 제 2 콘택홀의 일측벽과, 상기 제 2 콘택홀의 일측벽으로부터 연장된 제 1 콘택홀의 일측벽 사이의 거리보다 큰 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 층간 절연막은 상기 평탄화막에 비하여 상기 제 1 콘택홀 형성용 식각제에 대한 식각 속도가 느린 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 콘택 스페이서는 상기 층간 절연막 및 평탄화막에 비하여 세정액에 대한 식각 속도가 느린 것을 특징으로 하는 반도체 소자.
- 제 7 항에 있어서,상기 평탄화막은 BPSG막이고, 상기 층간 절연막은 750 내지 800℃에서 증착되는 중온 산화막인 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 콘택 스페이서는 실리콘 질화막(SiN)으로 형성되는 것을 특징으로 하는 반도체 소자.
- 접합 영역을 갖는 반도체 기판;상기 접합 영역을 노출시키는 제 1 콘택홀을 포함하는 평탄화막;상기 평탄화막 상부에 형성되며, 상기 제 1 콘택홀로부터 연장된 제 2 콘택홀을 포함하는 층간 절연막;상기 제 1 및 제 2 콘택홀 측벽에 형성되는 콘택 스페이서를 포함하며,상기 콘택 스페이서는 상기 평탄화막과 층간 절연막의 계면 및 평탄화막과 상기 반도체 기판의 계면을 차폐하며,상기 층간 절연막은 상기 평탄화막에 비하여 상기 제 1 콘택홀 형성용 식각제에 대한 식각 속도가 느리고, 상기 콘택 스페이서를 구성하는 물질은 상기 층간 절연막 및 평탄화막에 비하여 세정액에 대한 식각 속도가 느린 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 콘택 스페이서의 최상단은 상기 층간 절연막중 상대적으로 낮은 높이를 갖는 부분보다 더 상부에 위치하는 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 접합 영역은 상기 평탄화막과 반도체 기판 사이의 계면을 노출시키는 홈을 구비하는 것을 특징으로 하는 반도체 소자.
- 제 13 항에 있어서,상기 콘택 스페이서에 의하여 노출되는 접합 영역의 폭은 상기 홈의 폭보다 작은 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 제 2 콘택홀의 양측벽은 활 형태로 휘어져 있으며,상기 콘택 스페이서는 상기 휘어진 부분을 충분히 메울 수 있을 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 콘택 스페이서의 선폭은 상기 제 2 콘택홀의 일측벽과, 상기 제 2 콘택홀의 일측벽으로부터 연장된 제 1 콘택홀의 일측벽 사이의 거리보다 큰 것을 특징으로 하는 반도체 소자.
- 제 11 항에 있어서,상기 평탄화막은 BPSG막이고, 상기 층간 절연막은 750 내지 800℃에서 증착되는 중온 산화막이며, 상기 콘택 스페이서는 실리콘 질화막(SiN)으로 형성되는 것을 특징으로 하는 반도체 소자.
- 접합 영역을 갖는 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 평탄화막과 층간 절연막을 순차적으로 적층하는 단계;상기 층간 절연막 및 상기 평탄화막을 소정 부분 식각하여 상기 접합 영역 및 접합 영역과 평탄화막의 계면을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 양측벽에 콘택 스페이서를 형성하는 단계;상기 반도체 기판 결과물 표면을 세정하는 단계; 및상기 노출된 접합 영역과 콘택되도록 도전 라인을 형성하는 단계를 포함하며,상기 세정하는 단계에서, 상기 콘택 스페이서는 상기 평탄화막과 층간 절연 막 사이 및 평탄화막과 기판 사이의 계면을 차폐하고 있는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 콘택홀 형성하기 위한 식각 공정시, 과도 식각을 진행하여 상기 평탄화막과 기판의 계면을 노출시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 층간 절연막은 상기 평탄화막에 비하여 콘택홀 식각제에 대한 식각 속도가 느린 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 20 항에 있어서,상기 콘택 스페이서는 상기 층간 절연막 및 평탄화막에 비하여 상기 세정 단계시 이용되는 세정액에 대한 식각 속도가 느린 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 21 항에 있어서,상기 평탄화막은 BPSG막으로 형성하고, 상기 층간 절연막은 750 내지 800℃의 온도에서 형성되는 중온 산화막으로 형성하고, 상기 콘택 스페이서는 실리콘 질화막(SiN)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 22 항에 있어서,상기 세정액은 H2SO4 용액과 SC1(standard chemical : NH4OH+H2O 2+H2O)용액의 혼합 용액인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 콘택홀 형성시, 상기 평탄화막이 상기 층간 절연막에 비하여 더 식각되어, 상기 층간 절연막의 측단부와 상기 평탄화막의 측단부 사이에 거리가 존재하고,상기 콘택 스페이서는 상기 층간 절연막의 측단부와 평탄화막의 측단부 사이의 거리보다 더 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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