KR100511397B1 - 반도체 소자의 접속 구멍의 형성 방법 - Google Patents
반도체 소자의 접속 구멍의 형성 방법 Download PDFInfo
- Publication number
- KR100511397B1 KR100511397B1 KR10-1998-0032052A KR19980032052A KR100511397B1 KR 100511397 B1 KR100511397 B1 KR 100511397B1 KR 19980032052 A KR19980032052 A KR 19980032052A KR 100511397 B1 KR100511397 B1 KR 100511397B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- connection hole
- teos
- teos layer
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 30
- 238000001039 wet etching Methods 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 23
- 229920006187 aquazol Polymers 0.000 claims description 21
- 238000001312 dry etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 239000012861 aquazol Substances 0.000 claims 3
- 238000005530 etching Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 122
- 239000011229 interlayer Substances 0.000 description 14
- 230000007547 defect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 반도체 소자의 접속 구멍의 형성 방법으로서, O3-TEOS 층이 접속 구멍의 내벽의 안쪽으로 과다하게 식각되는 것을 억제하여 양호한 접속 구멍을 형성하기 위하여, O3-TEOS의 하지막 의존성을 이용하여, O3-TEOS 층을 형성하기 전에 O3-TEOS보다 습식 식각율이 낮으며 스텝 커버리지가 양호한 P-TEOS 층을 형성하는 공정을 포함하는 반도체 소자의 접속 구멍의 형성 방법을 제공하는데 있다. 특히, 본 발명에 따른 접속 구멍의 형성 공정은 600℃이하의 온도에서 진행하는 것이 바람직하다.
Description
본 발명은 반도체 소자의 접속 구멍을 형성하는 방법에 관한 것으로, 더욱 상세하게는 접속 구멍을 형성하기 위하여 습식 식각하는 과정에서 접속 구멍으로 노출되는 O3-TEOS 층이 과다하게 식각되는 것을 억제할 수 있는 O3-TEOS 층 하부에 P-TEOS 층을 형성하는 단계를 포함하는 반도체 소자의 접속 구멍의 형성 방법에 관한 것이다.
반도체 소자의 제조 공정에서 금속 배선층 사이의 또는 실리콘 기판과 금속 배선층 사이의 층간 절연층(Inter Layer Dielectric; ILD)으로 종래에는 BPSG(Boron Phosphorus Silicate Glass)를 사용하여 하부 평탄도를 조절하였다. BPSG는 평탄화의 수단으로 사용되는 열에 대한 흐름성이 좋은 막질로서, 850℃에서 점도가 급격히 변하는 성질을 이용하여 800℃ 내지 950℃에서 열처리하는 공정을 수반한다. 따라서, 층간 절연층 하부에 금속 배선층이 형성되어 있을 경우에는 BPSG를 사용하는 것이 적당하지 않았다. 이유는, 금속 배선층이 형성된 실리콘 기판의 상부에 BPSG를 형성할 경우에 BPSG를 열처리하는 과정에서 금속 배선층이 녹아 버리거나, 실리콘 기판에 형성된 도핑 영역(Doping area)이 불안정화되는 원인으로 작용하기 때문이다.
따라서, 금속 배선층이 형성된 상부에 층간 절연층을 형성해야 하는 경우와 같이 600℃ 이하의 저온 공정으로 층간 절연층을 형성하여 하부 평탄도를 조절해야 하는 반도체 소자의 제조에서 BPSG 대신에 O3-TEOS와 같은 막질이 활용되고 있다.
저온 공정으로 O3-TEOS 층을 포함하는 층간 절연층이 형성된 실리콘 기판에 실리콘 기판의 도핑 영역과 금속 배선층을 전기적으로 연결하기 위하여 식각 공정을 이용하여 접속 구멍(connect hole)을 형성하는 공정을 진행하게 된다.
도 1은 종래 기술에 따른 반도체 소자의 접속 구멍의 형성 방법(10)을 나타내는 공정도이다. 그리고, 도 2 내지 도 5는 도 1에 도시된 형성 방법의 각 단계들을 보여주는 도면들이다. 도 1 내지 도 5를 참조하여 종래 기술에 따른 접속 구멍의 형성 방법(10)에 대하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
먼저, 도 2에 도시된 바와 같이 실리콘 기판(20)이 준비(11)된 상태에서, 실리콘 기판(20)의 일면에 게이트 폴리(21; gate poly)를 소정의 간격을 두고 형성하고, 게이트 폴리(21)의 둘레에 스페이서 산화막(22; spacer oxide layer)을 형성한다. 그리고, 게이트 폴리(21)를 포함한 실리콘 기판(20)의 일면에 하드 마스크(23; hard Mask)를 형성한다. 그리고, 게이트 폴리(21)가 형성된 하드 마스크(23) 상에 Ti/TiN 으로 이루어진 금속층(24)을 형성하며, 도시되지는 않았지만 금속층(24)은 게이트 폴리(21)를 연결하는 내부접속단자(interconnector)이다.. 통상적으로 반도체 소자의 제조에 필요한 도핑 영역(19)을 하드 마스크(23)를 형성하기 전에 게이트 폴리(21)와 게이트 폴리(21) 사이에 이온 주입 공정으로 형성하게 된다.
다음으로 도 3에 도시된 바와 같이, 접속 구멍(도 5의 28)을 형성하기 전에 실리콘 기판(20)의 상부에 형성된 복수의 층의 평탄도를 높이기 위하여 약 6300Å 두께로 O3-TEOS(O3-Tetra Ethyl OrthoSilicate) 층(25)을 형성한다.(13) 그리고, 게이트 폴리(21)사이에 형성될 접속 구멍(도 5의 28)의 높이를 낮추기 위하여 O3-TEOS 층(25)을 약 3100Å 정도 깍아내는 에치 백(etch back) 공정을 진행한다.(14) 여기서, 도 3에 도시된 A는 에치 백 공정의 목표지점을 표시하고 있으며, O3-TEOS는 스텝 커버리지(step coverage)가 우수하여 각종 반도체 소자에서 하부 층의 평탄화에 사용되는 막질이다.
다음으로 도 4에 도시된 바와 같이, PEOX(PolyEthylOXazoline) 층(26)을 소정의 두께로 O3-TEOS 층(25) 상에 형성(15)함으로써 층간 절연층의 형성 공정은 완료된다. PEOX 층(26)은 습식 식각율이 빠른 O3-TEOS 층(25)으로 인한 접속 구멍의 측면 불량을 방지하기 위하여 O3-TEOS 층(25) 상에 형성하였다. 한편, 게이트 폴리(21) 사이의 실리콘 기판(20)의 일면에 하드 마스크(23), O3-TEOS 층(25), PEOX 층(26)으로 구성된 층간 절연층으로 매워지기 때문에, 게이트 폴리(21) 사이의 중심을 따라서 협곡진 부분(27)을 형성하게 된다.
다음으로 도 5에 도시된 바와 같이, 실리콘 기판(20)에 형성된 도핑 영역(19)과 금속 배선층(도시 안됨)을 전기적으로 연결하기 위하여 게이트 폴리(21)사이의 협곡진 부분(도 4의 27)을 선택적으로 식각하여 복수개의 접속 구멍(28)을 형성하게 된다.(18) 즉, 먼저 습식 식각 공정(16)을 통하여 접속 구멍(28)의 입구를 넓게 형성한 이후에 건식 식각 공정(17)으로 실리콘 기판(20)의 상부면이 노출될 수 있도록 층간 절연층을 식각하여 접속 구멍(28)을 형성하며, 점선으로 도시된 바와 같이 접속 구멍(29)이 형성되는 것이 바람직하다.
그러나, 게이트 폴리(21) 사이의 협곡진 부분(도 4의 27)을 식각하여 접속 구멍(28)을 형성하기 때문에 다음과 같은 불량이 발생될 수 있다.
먼저, 접속 구멍(28)의 입구를 넓게 형성하기 위하여 습식 식각 공정을 진행할 때, 협곡진 부분에 에칭액이 고일 수 있으며, O3-TEOS 층(25)의 습식 식각율이 크기 때문에, 접속 구멍(28)의 입구가 원형으로 형성되지 못하고 협곡진 부분(도 4의 27)을 따라서 갈라지거나, 갈라지는 정도가 심할 경우에 이웃하는 접속 구멍과 붙는 불량이 발생될 수 있다.
그리고, 전술된 바와 같이 습식 식각율이 빠른 O3-TEOS 층(25)으로 인한 접속 구멍의 측면 불량 방지를 위해서 PEOX 층(26)을 형성하지만, 하지막 의존성이 강한 O3-TEOS의 습식 식각율을 줄이는데는 한계가 있다. 따라서, 도 5에 도시된 바와 같이, 습식 식각하는 과정에서 접속 구멍의 내벽(28b)에 노출되는 O3-TEOS 층(25)이 접속 구멍의 내벽(28b)의 안쪽으로 과다하게 식각되어 접속 구멍(28)의 내벽 불량이 발생될 수 있다. 즉, 접속 구멍(28)의 입구에서 PEOX 층(26)의 안쪽으로 경사지게 형성되지만(28a), PEOX 층(26) 하부의 O3-TEOS 층(25)은 바람직한 접속 구멍의 내벽(28b)에 대하여 안쪽으로 파여져 항아리 형상으로 접속 구멍의 내벽(28c)이 형성된다.
이와 같이 접속 구멍(28)이 형성될 경우에, 다음으로 진행될 금속 배선층의 형성 공정에서 금속 배선층을 접속 구멍(28) 상에 균일하게 형성할 수 없는 문제가 발생된다.
따라서, 본 발명의 목적은 O3-TEOS 층이 접속 구멍의 내벽의 안쪽으로 과다하게 식각되는 것을 억제하여 양호한 접속 구멍을 형성할 수 있는 반도체 소자의 접속 구멍의 형성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 O3-TEOS의 하지막 의존성을 이용하여, O3-TEOS 층을 형성하기 전에 O3-TEOS보다 습식 식각율이 낮으며 스텝 커버리지가 양호한 P-TEOS 층을 형성하는 공정을 포함하는 반도체 소자의 접속 구멍의 형성 방법을 제공하는데 있다. 특히, 본 발명에 따른 형성 공정은 600℃이하의 온도에서 진행하는 것이 바람직하다.
하나의 바람직한 실시 양태에 있어서, 본 발명은 반도체 소자의 접속 구멍의 형성 방법으로서, (a) 일면에 소정의 간격을 두고 복수개의 게이트 폴리가 형성되어 있고, 게이트 폴리를 포함한 일면을 덮는 하드 마스크가 형성되어 있고, 게이트 폴리가 형성된 하드 마스크상에 금속 배선층이 형성된 실리콘 기판을 준비하는 단계와; (b) 금속 배선층을 포함한 하드 마스크 상에 형성될 O3-TEOS층의 습식 식각율을 줄이기 위하여 P-TEOS 층을 형성하는 단계와; (c) P-TEOS 층 상에 O3-TEOS 층을 형성하는 단계와; (d) O3-TEOS 층 상에 PEOX 층을 형성하는 단계; 및 (e) 게이트 폴리와 게이트 폴리 사이의 상기 PEOX 층과 O3-TEOS 층의 일부분을 습식 식각하여 접속 구멍의 입구를 형성하고, 상기 접속 구멍의 입구에 노출된 상기 O3-TEOS 층, P-TEOS 층 및 하드 마스크를 건식 식각하여 실리콘 기판의 일면이 노출될 수 있는 접속 구멍을 형성하는 단계;를 포함하며, 접속 구멍을 형성하기 위하여 습식 식각 공정을 진행할 때, P-TEOS 층은 그 상부의 O3-TEOS 층의 습식 식각율을 줄여 접속 구멍에 노출되는 O3-TEOS 층이 접속 구멍의 내벽의 안쪽으로 과다하게 식각되는 방지하는 것을 특징으로 하는 반도체 소자의 접속 구멍의 형성 방법을 제공하는 데 있다.
본 발명에 따른 (b) 단계에 있어서, P-TEOS 층은 약 1000Å 두께로 하드 마스크 상에 형성하는 것이 바람직하다.
본 발명에 따른 (c) 단계는, (c1) 실리콘 기판 상에 형성된 막질의 평탄도를 높이기 위하여 P-TEOS 층 상에 약 6300Å의 O3-TEOS 층을 증착하는 단계와; (c2) 형성될 접속 구멍의 높이를 낮추기 위하여 O3-TEOS 층을 약 5100Å 정도를 깍아내는 단계;를 포함한다.
본 발명에 따른 (d) 단계에 있어서, PEOX 층은 약 2500Å 두께로 O3-TEOS 층 상에 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 6은 본 발명의 실시예에 따른 반도체 소자의 접속 구멍의 형성 방법(30)을 나타내는 공정도이다. 그리고, 도 7 내지 도 10은 도 6에 도시된 형성 방법(30)의 각 단계들을 보여주는 도면들이다. 도 6 내지 도 10을 참조하여 본 발명의 실시예에 따른 접속 구멍의 형성 방법(30)에 대하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
먼저 도 7에 도시된 바와 같이, 실리콘 기판(40)이 준비(31)된 상태에서, 실리콘 기판(40)의 일면에 게이트 폴리(41)를 소정의 간격을 두고 형성하고, 게이트 폴리(41)의 둘레에 스페이서 산화막(42)을 형성한다. 그리고, 게이트 폴리(41)를 포함한 실리콘 기판(40)의 일면에 하드 마스크(43)를 형성한다. 그리고, 게이트 폴리(41)가 형성된 하드 마스크(43) 상에 Ti/TiN 으로 이루어진 금속층(44)을 형성한다. 게이트 폴리(41)는 실리콘 기판(40)의 일면에 형성된 폴리 실리콘(poly silicon)을 패터닝하여 형성하게 되며, 스페이서 산화막(42)은 게이트 폴리(41)를 포함한 실리콘 기판(40)의 일면에 화학적 기상 증착(CVD; Chemical Vapor Deposition) 방법으로 실리콘 산화막(SiO2)을 성장시킨 후 선택적으로 식각하여 스페이서 산화막(42)을 형성한다. 그리고, 하드 마스크(43)는 고온 산화(High Temperature Oxidation; HTO)에 의해 형성된 실리콘 산화막이다. 한편, 통상적으로 반도체 소자의 제조에 필요한 도핑 영역(39)을 하드 마스크(43)를 형성하기 전에 게이트 폴리(41) 사이에 이온 주입 공정으로 형성하게 된다.
다음으로, 실리콘 기판(40)의 일면에 형성된 복수의 층의 평탄도를 높이기 위하여 층간 절연층을 형성하는 공정이 진행된다. 통상적으로 층간 절연층은 화학적 기상 증착 방법으로 증착하여 형성한다.
즉, 도 7에 도시된 바와 같이 금속층(44)을 포함한 하드 마스크(43) 상에 약 1000Å 두께로 P-TEOS(Plasma-Tetra Ethyl OrthoSilicate) 층(49)을 형성하고, 다음으로, 도 8에 도시된 바와 같은 O3-TEOS 층(45)을 P-TEOS 층(49) 상에 약 6300Å 두께로 형성한다. 여기서, 종래에는 금속층 상에 바로 O3-TEOS 층을 형성한 반면에 본 발명의 실시예에서는 O3-TEOS 층(45)을 형성하기 전에 P-TEOS 층(49)을 형성한 이유는, 이후에 진행될 접속 구멍(도 10의 48)의 입구를 형성하기 위하여 습식 식각 공정(36)을 진행할 때 O3-TEOS 층(25)이 접속 구멍의 내벽의 안쪽으로 과다하게 식각되는 방지하기 위해서이다. 그리고, O3-TEOS 층(45)이 과다하게 식각되는 것을 P-TEOS 층(49)이 방지할 수 있는 이유는, O3-TEOS는 하지막 의존성이 강한 특성을 갖고 있기 때문이다. 즉, O3-TEOS 층(45)을 형성하기 전에 O3-TEOS보다 습식 식각율이 낮으며 스텝 커버리지가 양호한 P-TEOS 층(49)을 형성함으로써, O3-TEOS 층(45)에 대한 습식 식각 공정을 진행하더라도 하부의 P-TEOS 층(49)의 특성에 영향을 받아 종래와 같이 과다하게 식각되는 것을 막을 수 있다.
다음으로, O3-TEOS 층(45)을 약 5100Å 정도 에치 백하는 공정(34)이 진행된다. 즉, O3-TEOS 층(45) 하부의 층의 평탄도를 높이기 위하여 O3-TEOS 층(45)을 두껍게 형성하였지만, 그대로 접속 구멍(도 10의 48)을 형성할 경우에 접속 구멍의 높이가 높아져 접속 구멍 안으로 금속 배선층이 형성되지 못하는 불량이 발생될 수 있기 때문에, O3-TEOS 층(45)을 깍아내는 에치 백 공정을 진행한다.
다음으로 도 9에 도시된 바와 같이 PEOX 층(46)을 약 2500Å 두께로 O3-TEOS 층(45) 상에 형성(35)함으로써, 층간 절연층의 형성 공정은 완료된다. 여기서, PEOX 층(46)은 습식 식각율이 빠른 O3-TEOS 층(45)으로 인한 접속 구멍(도 10의 48)의 내벽 불량을 방지하기 위하여 O3-TEOS 층(45) 상에 형성한 것이다. 한편, 소정의 간격을 두고 소정의 두께로 형성된 게이트 폴리(41) 상에 복수의 층간 절연층이 형성되기 때문에, 게이트 폴리(41) 사이에 형성된 층간 절연층의 높이가 게이트 폴리(41) 상의 층간 절연층에 비하여 높이가 낮다. 따라서, PEOX 층(46)의 상부는 게이트 폴리(41) 사이의 중심을 따라서 협곡진 부분(47)을 형성하게 된다.
다음으로 도 10에 도시된 바와 같이 습식 식각 공정(36)과 건식 식각 공정(37)을 차례로 진행하여 접속 구멍(48)을 형성(38)한다. 이때, 접속 구멍(48)은 실리콘 기판(40)에 형성된 도핑 영역(39)과 금속 배선층을 전기적으로 연결하기 위하여 게이트 폴리(41) 사이의 협곡진 부분(도 9의 47)을 선택적으로 식각하여 복수개가 형성된다. 즉, 먼저 습식 식각 공정(36)을 통하여 접속 구멍의 입구(48a)를 넓게 형성한 이후에 건식 식각 공정(37)으로 접속 구멍의 입구(48a)보다 좁은 접속 구멍의 내벽(48b)을 형성하여 실리콘 기판(40)의 일면이 노출될 수 있도록 접속 구멍(48)을 형성하며, 접속 구멍(48)을 형성하는 공정(38)은 포토레지스트(photoresist)를 이용한 사진 식각 공정으로 진행된다. 한편, 접속 구멍(48)을 형성하는 공정(38)을 진행하여 입구(48a)를 넓게 형성하는 이유는, 접속 구멍(48)의 바닥면과 내벽(48b)에 균일하게 금속층이 형성될 수 있도록 하기 위해서이다. 습식 식각 공정(36)을 통하여 PEOX 층(46)과 O3-TEOS 층(45)의 일부분을 식각하게 되며, 건식 식각 공정(37)을 통하여 실리콘 기판(40)의 일면에 형성된 O3-TEOS 층(45)과 P-TEOS 층(49) 및 하드 마스크(43)를 식각하여 접속 구멍(48)을 형성한다.
그리고, O3-TEOS 층(45)의 습식 식각율은 그 하부에 형성된 P-TEOS 층(49)에 습식 식각율에 의존하기 때문에, 습식 식각율이 낮은 P-TEOS 층(49)으로 인하여 O3-TEOS 층(45)의 습식 식각율이 낮아져 습식 식각을 진행하더라도 접속 구멍의 내벽(48b)의 안쪽으로 과다하게 식각되는 문제를 억제할 수 있다.
다음으로, 접속 구멍(48)에 금속 배선층을 형성하는 공정을 포함한 반도체 소자의 제조에 필요한 공정들이 진행될 것이다.
따라서, 본 발명에 따른 형성 방법을 따르면, 접속 구멍의 입구를 형성하기 위하여 습식 식각 공정을 진행하더라도 접속 구멍의 내벽의 안쪽에 노출되는 O3-TEOS 층이 과다하게 식각되는 것을 막을 수 있다.
그리고, 습식 식각 공정을 진행할 때, 협곡진 부분에 식각액이 고이더라도 PEOX 층을 포함한 O3-TEOS 층의 습식 식각율이 낮기 때문에, 접속 구멍이 찢어지거나 이웃하는 접속 구멍과 연결되는 불량을 억제할 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 접속 구멍의 형성 방법을 나타내는 공정도,
도 2 내지 도 5는 도 1에 도시된 형성 방법의 각 단계들을 보여주는 단면들로서,
도 2는 게이트 폴리가 형성된 실리콘 기판을 보여주는 단면도,
도 3은 O3-TEOS 층이 형성된 상태를 보여주는 단면도,
도 4는 PEOX 층이 형성된 상태를 보여주는 단면도,
도 5는 습식 식각 공정과 건식 식각 공정을 차례로 진행하여 접속 구멍이 형성된 상태를 보여주는 단면도,
도 6은 본 발명에 따른 반도체 소자의 접속 구멍의 형성 방법을 나타내는 공정도,
도 7 내지 도 10은 도 6의 형성 방법의 각 단계들을 보여주는 단면들로서,
도 7은 게이트 폴리가 형성된 실리콘 기판상에 P-TEOS 층이 형성된 상태를 보여주는 단면도,
도 8은 O3-TEOS 층이 형성된 상태를 보여주는 단면도,
도 9는 PEOX 층이 형성된 상태를 보여주는 단면도,
도 10은 습식 식각 공정과 건식 식각 공정을 차례로 진행하여 접속 구멍이 형성된 상태를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
40 : 실리콘 기판 41 : 게이트 폴리
42 : 스페이서 산화막 43 : 하드 마스크
44 : 금속층 45 : O3-TEOS
46 : PEOX 48 : 접속 구멍
49 : P-TEOS
Claims (3)
- 반도체 소자의 접속 구멍의 형성 방법으로서,(a) 일면에 소정의 간격을 두고 복수개의 게이트 폴리가 형성되어 있고, 상기 게이트 폴리를 포함한 상기 일면을 덮는 하드 마스크가 형성되어 있고, 상기 게이트 폴리가 형성된 상기 하드 마스크상에 금속층이 형성된 실리콘 기판을 준비하는 단계와;(b) 상기 금속층을 포함한 하드 마스크 상에 형성될 O3-TEOS층의 습식 식각율을 줄이기 위하여 약 1000Å 두께로 P-TEOS 층을 형성하는 단계와;(c) 상기 P-TEOS 층 상에 O3-TEOS 층을 형성하는 단계와;(d) 상기 O3-TEOS 층 상에 PEOX 층을 형성하는 단계; 및(e) 상기 게이트 폴리와 게이트 폴리 사이의 상기 PEOX 층과 O3-TEOS 층의 일부분을 습식 식각하여 접속 구멍의 입구를 형성하고, 상기 접속 구멍의 입구에 노출된 상기 O3-TEOS 층, P-TEOS 층 및 하드 마스크를 건식 식각하여 상기 실리콘 기판의 일면이 노출될 수 있는 접속 구멍을 형성하는 단계;를 포함하며,상기 접속 구멍을 형성하기 위하여 상기 습식 식각 공정을 진행할 때, 상기 P-TEOS 층은 그 상부의 상기 O3-TEOS 층의 습식 식각율을 줄여 상기 접속 구멍에 노출되는 상기 O3-TEOS 층이 상기 접속 구멍의 내벽의 안쪽으로 과다하게 식각되는 방지하는 것을 특징으로 하는 반도체 소자의 접속 구멍의 형성 방법.
- 제 1항에 있어서, 상기 (c) 단계는,(c1) 상기 실리콘 기판 상에 형성된 막질의 평탄도를 높이기 위하여 상기 P-TEOS 층 상에 약 6300Å의 O3-TEOS 층을 증착하는 단계와;(c2) 형성될 접속 구멍의 높이를 낮추기 위하여 상기 O3-TEOS 층을 약 5100Å 정도를 깍아내는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 접속 구멍의 형성 방법.
- 제 2항에 있어서, 상기 (d) 단계에서 상기 PEOX 층은 약 2500Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 접속 구멍의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0032052A KR100511397B1 (ko) | 1998-08-06 | 1998-08-06 | 반도체 소자의 접속 구멍의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0032052A KR100511397B1 (ko) | 1998-08-06 | 1998-08-06 | 반도체 소자의 접속 구멍의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000013289A KR20000013289A (ko) | 2000-03-06 |
| KR100511397B1 true KR100511397B1 (ko) | 2005-11-24 |
Family
ID=19546620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0032052A KR100511397B1 (ko) | 1998-08-06 | 1998-08-06 | 반도체 소자의 접속 구멍의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100511397B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218331A (ja) * | 1992-02-07 | 1993-08-27 | Sony Corp | コンタクトホールの形成方法 |
| JPH0669200A (ja) * | 1992-05-27 | 1994-03-11 | Nec Corp | 半導体装置の製造方法 |
| KR980006310A (ko) * | 1996-06-14 | 1998-03-30 | 후 홍 치우 | Dram 셀의 커패시터 및 그의 제조 방법 |
| KR0169602B1 (ko) * | 1994-12-29 | 1999-02-01 | 김영환 | 다층 배선 형성방법 |
-
1998
- 1998-08-06 KR KR10-1998-0032052A patent/KR100511397B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218331A (ja) * | 1992-02-07 | 1993-08-27 | Sony Corp | コンタクトホールの形成方法 |
| JPH0669200A (ja) * | 1992-05-27 | 1994-03-11 | Nec Corp | 半導体装置の製造方法 |
| KR0169602B1 (ko) * | 1994-12-29 | 1999-02-01 | 김영환 | 다층 배선 형성방법 |
| KR980006310A (ko) * | 1996-06-14 | 1998-03-30 | 후 홍 치우 | Dram 셀의 커패시터 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000013289A (ko) | 2000-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| KR20040023297A (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| JPH0661342A (ja) | トレンチ素子分離膜製造方法 | |
| US20040169005A1 (en) | Methods for forming a thin film on an integrated circuit including soft baking a silicon glass film | |
| KR100790965B1 (ko) | 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법 | |
| KR20020041224A (ko) | 반도체 소자의 층간절연막 형성방법 | |
| KR100264773B1 (ko) | 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법 | |
| KR20020018025A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100366614B1 (ko) | 티형 트렌치 소자분리막 형성방법 | |
| KR20000026333A (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR100511397B1 (ko) | 반도체 소자의 접속 구멍의 형성 방법 | |
| KR20020092682A (ko) | 반도체 장치의 절연막 형성 방법 | |
| US20080176377A1 (en) | Method of manufacturing semiconductor device | |
| KR100558039B1 (ko) | 반도체 소자의 절연막 평탄화 방법 | |
| KR100670670B1 (ko) | 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법 | |
| KR20040013776A (ko) | 반도체 장치의 제조에서 층간 절연막 형성 방법 | |
| KR0176201B1 (ko) | 반도체 장치의 소자 분리 방법 및 이를 이용한 평탄화 방법 | |
| KR100235942B1 (ko) | 반도체소자의 제조방법 | |
| KR20030055795A (ko) | 반도체 소자의 제조방법 | |
| JPS6081833A (ja) | 半導体装置 | |
| KR100395905B1 (ko) | 반도체 소자의 비트 라인 및 절연막 증착 방법 | |
| KR20010045911A (ko) | 반도체장치의 커패시터 제조방법 | |
| KR100292154B1 (ko) | 반도체소자의금속플러그형성방법 | |
| KR19990004577A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| JPH06124944A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |