KR20040013776A - 반도체 장치의 제조에서 층간 절연막 형성 방법 - Google Patents

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Abstract

불량들의 발생을 최소화하면서 갭필 능력이 향상되는 층간 절연막 형성 공정 방법이 개시되어 있다. 반도체 기판상에 도전막 패턴 및 상기 도전막 패턴을 감싸는 보호막 패턴을 구비하는 도전성 구조물들을 형성한다. 상기 도전성 구조물들 및 반도체 기판 전면에, 후속 공정에서 상기 게이트 구조물들 사이에 채워지는 막 내에 침투하는 산소 및 수분의 부족을 보상하기 위한 보상막을 형성한다. 상기 도전성 구조물들 사이 공간에 유동성 산화막을 형성한다. 상기 유동성 산화막에 산소를 침투하여, 상기 유동성 산화막을 산화 실리콘막으로 형성한다. 형성되는 산화 실리콘막의 특성이 전 영역에서 균일하여, 후속 공정 시의 불량 발생이 최소화되낟.

Description

반도체 장치의 제조에서 층간 절연막 형성 방법{Method of forming interlayer for insulating in semiconductor device processing}
본 발명은 층간 절연막을 형성하는 방법에 관한 것으로, 보다 상세하게는 갭필 능렬이 향상된 층간 절연막을 형성하는 방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라 미세 패턴의 형성이 요구되고 있으며, 각 패턴들의 넓이(width) 뿐만 아니라 패턴과 패턴 사이의 간격(space)도 현저하게 감소하고 있다. 이에 따라, 상기 패턴들 사이를 절연하기 위해 상기 패턴들 사이에 절연 물질을 보이드 없이 매몰하는 것이 매우 어려워지고 있다. 때문에, 일반적으로 사용하고 있는 PE-CVD방법은 좁은 간격을 갖는 패턴들 사이를 절연하는 절연막을 형성하는 것에 한계가 있다. 따라서, 최근에는 갭필(gap fill) 특성이 양호한 SOG막 또는 BPSG막 등을 사용하여 산화 실리콘막을 형성하는 공정이 개발되고 있다.
도 1a 내지 도 1c는 종래의 방법에 의해 미세한 패턴들 간을 절연시키는 산화 실리콘막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)상에 도전막 및 제1 질화막을 형성한다. 소정 부위의 상기 도전막 및 제1 질화막을 기판이 노출될 때까지 순차적으로 식각하여, 복수개의 도전막 패턴(12)들 및 제1 질화막 패턴(14)들이 적층된 제1 패턴을 형성한다. 이어서, 상기 제1 패턴 및 반도체 기판(10) 상에 균일하게 제2 질화막을 형성한다. 상기 기판 상에 형성되어 있는 제2 질화막이 완전히 제거되도록 상기 제2 질화막을 이방성 식각하여, 상기 제1 패턴의 측면에 질화막 스페이서(16)를 형성한다. 이 때, 상기 제1 질화막 패턴(14) 및 질화막 스페이서(16)는 후속 공정시에 상기 도전막 패턴(12)을 보호하기 위한 막이다. 이하에서는, 상기 도전막 패턴(12), 제1 질화막 패턴(14) 및 질화막 스페이서(16)로 이루어지는 구조물을 도전성 구조물(18)이라 명명하여 설명한다.
도 1b를 참조하면, 상기 도전성 구조물들을 사이의 공간들을 매몰하는 SOG막(20)을 형성한다. 상기 SOG막(20)은 폴리실로젠(polysiloxane) 또는 폴리실라잔(polysilazane)을 유기 용매에 용해시킨 SOG용액을 스핀 코팅하여 형성한다.
도 1c를 참조하면, 상기 SOG막(20)을 산소 분위기에서 열처리하여 산화 실리콘막(22)으로 형성한다. 즉, 상기 SOG막을 산소 분위기에서 열처리하면, Si-N 또는 Si-H결합이 Si-O결합으로 치환되어 산화 실리콘막(22)으로 형성된다.
상기 과정을 거쳐 형성되는 산화 실리콘막은 상기 도전성 구조물들 사이의 갭 필 능력은 매우 뛰어나지만, 기존의 화학 기상 증착(CVD) 방식에 의해 형성되는 산화 실리콘막에 비해 세정 또는 식각을 위한 케미컬에 의해 막이 빠르게 식각되기 때문에 후속 공정(예컨대, 콘택 형성 공정) 진행시에 어려움이 많다.
또한, 발명자의 다양한 실험 결과(도 2 참조), 상기 SOG 물질을 사용하여 형성한 산화 실리콘막(22)의 소정 부위에 콘택홀들을 형성하고, 상기 콘택홀들 내에 도전 물질을 채워넣어 콘택 플러그(24)들을 형성할 경우에는, 기존의 CVD방식에 의해 형성한 산화 실리콘막의 소정 부위에 콘택 플러그들을 형성할 경우에 비하여, 이웃하는 콘택 플러그(24)들 간이 쇼트되는 브릿지 불량(25, bridge fail)이 더욱 많이 발생하였다.
상기 브릿지 부위(25)는 상기 콘택홀 측면의 하단부에서 주로 발생하였다. 상기 SOG 물질을 사용하여 형성한 산화 실리콘막(22)에서는 보이드들이 거의 발생하지 않기 때문에, 상기 브릿지 불량은 산화 실리콘막 내의 보이드의 원인으로 발생한 것은 아님을 알 수 있다. 상기 브릿지 불량은 완성된 반도체 장치에서 이웃하는 두 셀에 동작 불량을 발생시킨다. 때문에, 수율의 감소 및 신뢰성 저하 등의 문제가 발생한다.
따라서, 본 발명의 목적은 불량들의 발생을 최소화하면서 갭필 능력이 향상되는 층간 절연막 형성 공정 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래의 방법에 의해 미세한 패턴들 간을 절연시키는 산화 실리콘막을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2는 종래의 산화 실리콘막에 의한 후속 공정 시의 불량을 나타내는 도면이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 층간 절연막 형성 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 셀로우 트랜치 소자 분리 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 도전막 패턴
104 : 제1 실리콘 질화막 패턴 106 : 질화막 스페이서
108 : 게이트 구조물 110 : 보상막
112 : 유동성 산화막 113 : 파티클
114 : 산화 실리콘막
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판상에 구조물들을 형성하는 단계;
상기 구조물들 및 반도체 기판 전면에, 후속 공정에서 형성되는 유동성 산화막의 내부로 침투하는 산소 및 수분의 부족을 보상하기 위한 보상막을 형성하는 단계;
상기 보상막이 형성되어 있는 구조물들을 매몰시키도록, 유동성 산화 물질을 코팅하여 유동성 산화막을 형성하는 단계; 및
상기 유동성 산화막에 산소를 침투시켜 상기 산소와 상기 유동성 산화막을 반응시킴으로서, 상기 유동성 산화막을 산화 실리콘막으로 형성하는 단계로 구성되는 반도체 장치에서 절연막 형성 방법을 제공한다.
상기 구조물은 도전성 패턴 또는 트랜치를 포함한다.
상기 방법에 의하면, 상기 유동성 산화막을 산화 실리콘막으로 형성하는 공정 이 전에 보상막을 형성함으로서, 상기 외부로부터 제공되는 산소가 상기 유동성 산화막 내로 확산되는 깊이가 감소된다. 때문에, 상기 유동성 산화막에 산소가 침투하지 못하여 발생하는 불량들이 감소되고, 이에 따라 형성되는 상기 산화 실리콘막의 특성이 향상된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 3a 내지 도 3e는 본 발명의 실시예에 따른 층간 절연막 형성 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 층간 절연막은 메모리 장치에 포함되는 게이트 전극들 사이를 절연시키기 위한 막이다.
도 3a는 반도체 기판(100)상에 도전막 패턴(102) 및 상기 도전막 패턴의 상부면 및 측벽에 보호막 패턴(105)을 구비하는 게이트 구조물(108)들이 형성된 상태를 나타낸다.
구체적으로 설명하면, 통상의 소자분리 공정, 예컨대 개량된 실리콘 부분 산화(LOCOS) 공정 또는 트랜치 소자 분리 공정등에 의해 반도체 기판(100) 상에 필드 산화막(도시안함)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다.
이어서, 상기 기판(100)상에 30 내지 100Å 정도의 얇은 게이트 산화막(도시하지 않음)을 성장시킨 후, 그 상부에 게이트 전극으로 사용하기 위한 도전막을 형성한다. 상기 도전막은 일반적으로 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층을 약 1000Å 정도 형성하고, 이어서, 상기 폴리실리콘층 상부에 텅스텐 실리사이드층을 약 1500Å 정도 형성한 폴리사이드 구조를 갖는다.
이어서, 상기 도전막 상에 제1 실리콘 질화막을 약 1800 내지 2000Å 정도 형성한다. 상기 제1 실리콘 질화막은 후속의 도전막 식각 공정에서 하드 마스크막으로 사용된다. 또한, 후속 공정들을 진행할 때, 상기 제1 실리콘 질화막 하부에 위치하는 도전막이 노출되지 않도록 상기 도전막을 보호한다. 이 때, 상기 도전막상에 형성되는 막은 상기 실리콘 질화막에 한정되지는 않으며, 특정한 식각 공정 조건 하에서 실리콘 산화물(SiO2)과 식각 선택비를 갖는 물질이면 가능하다.
상기 제1 실리콘 질화막, 도전막, 및 게이트 산화막(도시 안함)의 소정 부위를 순차적으로 식각하여, 게이트 산화막 패턴(도시 안함), 도전막 패턴(102) 및 제1 실리콘 질화막 패턴(104)으로 이루어지는 구조물을 형성한다. 이어서, 상기 구조물을 마스크로 이용하여 불순물을 이온주입함으로써 액티브 영역의 표면에 트랜지스터의 소오스/드레인 영역(도시 안함)을 형성한다.
상기 구조물 및 기판(100)에 균일하게 제2 실리콘 질화막을 형성한다. 상기 제2 실리콘 질화막은 약 1300Å 정도의 두께로 형성한다. 이어서, 상기 구조물의측면에만 상기 제2 실리콘 질화막이 남아있도록 상기 실리콘 질화막을 이방성 식각하여 질화막 스페이서(106)를 형성한다.
상기 설명한 공정들을 수행하면, 게이트 전극의 역할을 수행하는 도전막 패턴(102)의 측면 및 상부면에는 실리콘 질화막으로 캡핑된다. 이하에서는, 상기 도전막 패턴(102)에 캡핑되어 있는 제1 실리콘 질화막 패턴(104) 및 질화막 스페이서(106)를 모두 포함하여 게이트 구조물(108)이라 지정하여 설명한다.
도 3b를 참조하면, 상기 게이트 구조물(108)들 및 반도체 기판(100) 전면에, 플라즈마 증진 CVD 방식, 고밀도 플라즈마 방식 또는 열적 산화 방식을 수행하여,산소를 포함하는 보상막(110)을 형성한다. 상기 보상막(110)은 산화 실리콘막을 포함한다. 상기 보상막(110)은, 후속 공정에서 상기 게이트 구조물(108)들 사이에 채워지는 막의 내부로 침투하는 산소의 부족을 보상하기 위하여 형성되는 막이다. 상기 열거한 방식에 의해 형성되는 보상막(110)은 유동성 산화막과는 달리 후속 열처리 공정이 수반되지 않는다. 때문에, 상기 보상막을 형성함으로서 후속 공정에서 상기 게이트 구조물(108)들 사이에 채워지는 막의 내부로 침투하는 산소가 상기 보상막(110)의 상부면까지만 확산하여도 되므로, 상기 산소의 확산 깊이가 감소된다. 이에 따라, 상기 산소가 상기 막의 하단부까지 충분히 제공되지 못하여 발생하는 불량을 감소시킬 수 있다.
그러나, 상기 공정 방식에 의해 형성되는 보상막(110)은 상기 게이트 구조물(108)을 보이드 없이 완전히 매몰하기가 매우 어렵다. 또한, 상기 보상막은 게이트 구조물(108)의 프로파일을 따라 형성되기 때문에, 완성된 막의 표면이 평탄하지 않다. 때문에, 상기 보상막(110)은 게이트 구조물(108)을 완전히 매몰하지 않으면서, 후속 공정에서 상기 게이트 구조물(108)들 사이에 채워지는 막내로 산소가 충분히 확산될 수 있는 확산 깊이를 갖도록 하는 두께로 형성한다.
이러한 조건을 만족하는 보상막(110)의 두께는 상기 게이트 구조물(108)의 높이 및 게이트 구조물(108)간의 간격과, 상기 게이트 구조물(108)을 매몰하기 위한 층간 절연막의 전체 두께 등에 따라 달라질 수 있다. 그러나 일반적으로, 100 내지 3000Å의 범위내에서 형성할 수 있다. 상기 보상막(110)이 100Å 이하일 경우는 상기 게이트 구조물(108)들 사이에 채워지는 막내로 산소가 충분히 확산될 수 있는 확산 깊이가 확보되기 어렵고, 3000Å이상으로 두꺼울 경우에는 상기 보상막(110) 내에 보이드가 발생하기 쉽다.
도 3c를 참조하면, 상기 보상막(110)이 형성되어 있는 게이트 구조물(108)들 사이 공간을 매몰하도록 유동성 산화물을 코팅하여 유동성 산화막(112)을 형성한다. 상기 유동성 산화물은 폴리실로젠(polysiloxane) 또는 폴리실라잔(polysilazane)을 유기 용매에 용해하여 만들어지는 SOG(spin on glass)용액을 포함한다. 상기 유동성 산화막(112)은 용액인 유동성 산화물을 스핀 코팅하여 형성하기 때문에, 단차진 좁은 영역들 내에 보이드 없이 형성되는 장점이 있다.
그런데, 상기 SOG 용액에 산소가 침투하여 상기 용액의 일부 또는 전부가 산화되면, 상기 용액 내에 원치않는 파티클(113)들이 생성된다. 예컨대, 상기파티클(113)은 다음과 같은 산화 반응에 의해 생성된다.
즉, 상기 SOG 용액 내에 상기 반응에 의한 파티클(113)이 발생되었을 경우, 상기 유동성 산화막(112)에도 상기 파티클(113)성분을 포함하게 된다.
도 2d를 참조하면, 상기 유동성 산화막(112)내에 산소를 침투시키고, 상기 침투된 산소와 유동성 산화막(112)의 반응에 의해 상기 유동성 산화막(112)을 산화 실리콘막(114)으로 형성한다.
상기 유동성 산화막(112)을 고화시키기 위해 먼저 50 내지 450℃의 온도 범위 하에서 예비 베이킹한다. 상기 예비 베이킹 공정을 수행한 이 후에는 상기 유동성 산화막(112)내에 포함되어 있는 파티클 성분이 광학적으로 구분된다.
이어서, 산소 가스 또는 수증기를 포함하는 분위기에서 10 내지 120분간 열처리를 수행하는 주 베이킹 공정을 수행한다. 상기 주 베이킹 공정은 400 내지 1000℃의 온도 범위 하에서 수행된다. 상기 유동성 산화막(112)은 기본 결합 골격이 Si-N, Si-H, N-H결합으로 구성되어 있다. 따라서 상기와 같이 유동성 산화막(112)을 산소 가스 또는 수증기를 포함하는 분위기에서 열처리하면, 상기 유동성 산화막(112)의 Si-N 및 Si-H 결합은 Si-O 결합으로 치환되어 산화 실리콘막(114)으로 형성된다.
상기 제공되는 산소는 상기 유동성 산화막(112) 표면으로부터 내부로 확산되면서 상기 유동성 산화막(112)을 산화 실리콘막(114)으로 형성한다. 따라서, 형성되는 산화 실리콘막(114)이 전 영역에서 균일한 특성을 갖기 위해서는 상기 확산되는 산소의 양이 상기 유동성 산화막(112)과 반응하기에 충분하여야 한다. 특히, 상기 유동성 산화막(112)에 포함되어 있는 파티클(113)성분을 산화 실리콘막(114)과 동일한 특성을 갖는 막으로 치밀화시키기 위해서는 더 많은 양의 산소가 요구된다.
그런데, 상기 게이트 구조물(108)의 높이가 높아지고, 게이트 구조물(108) 사이의 간격이 좁아짐에 따라, 상기 산소는 상기 게이트 구조물(108) 사이의 저면부에 채워져 있는 유동성 산화막(112)까지 침투하기가 매우 어렵다. 만일, 상기 유동성 산화막(112)과 반응하는 산소의 양이 부족하면, 형성되는 산화 실리콘막(114)의 원소들의 결합(bonding)이 치밀하지 못하게 된다. 때문에, 결합이 치밀하지 못한 상기 산화 실리콘막(114)은 후속 공정 시에 사용되는 케미컬에 의해 빠르게 식각되어 공정 불량을 유발한다. 만일, 상기 게이트 구조물(108)사이의 저면부에 채워져 있는 유동성 산화막(112)에 상기 파티클이 포함되어 있을 경우에는, 상기 게이트 구조물(108)사이의 저면까지 확산되는 산소의 양이 부족하기 때문에 상기 파티클(113) 부분이 주변의 산화 실리콘막(114)과 다른 특성을 갖는 막으로 형성되기 쉽다. 즉, 상기 파티클(113)이 위치한 부분은 주변의 산화 실리콘막(114)에 비해 후속 공정 시에 사용되는 케미컬에 의해 빠르게 식각된다.
그러나, 상기 공정을 수행한 후 완성되는 산화 실리콘막(114)에서 상기 파티클은 광학적으로 전혀 구분되지 않는다. 즉, 상기 파티클(113)이 위치한 부분과 주변의 산화 실리콘막(114)이 전혀 구분되지 않으므로, 상기 산화 실리콘막(114)에는 보이드 및 불량 요소들이 전혀 없는 것처럼 보여진다. 이는, 상기 파티클(113)에의해 발생하는 불량들의 원인을 파악하기 어려운 원인이 되었다.
본 발명의 실시예의 방법에서는, 상기 유동성 산화막(112)을 형성하기 이전에 상기 게이트 구조물(108)들 및 기판(100)상에 보상막(110)이 형성되어 있다. 그러므로, 상기 산소가 유동성 산화막(112) 내로 확산하는 깊이가 종래에 비해 짧아지고, 상기 산소는 상기 유동성 산화막(112)의 저면까지 빠르게 침투할 수 있다. 또한, 상기 주 베이킹 공정 시에, 상기 보상막(110) 표면에서 결합하지 않은 산소 원소들과 유동성 산화막(112)들이 서로 반응하여 산화 실리콘막(114)으로 형성된다. 이러한 이유로, 상기 유동성 산화막(112)의 전 영역에서 반응하기에 충분한 양의 산소를 제공할 수 있다. 또한, 상기 파티클(113)들도 상기 산소와 충분히 반응하여 주변의 산화 실리콘막(114)과 거의 동일한 특성을 갖는 막으로 형성된다. 때문에, 종래와 같이 상기 산화 실리콘막(114) 내의 부위별로 식각률 등과 같은 특성의 차이가 발생하는 것을 최소화 할 수 있다.
본 발명의 실시예에 따른 층간 절연막은 상기 3a 내지 3d 공정에 의해 형성될 수 있다. 이하에서는, 후속 공정으로 층간 절연막에 콘택을 형성하는 것을 더 설명하고자 한다.
도 3e를 참조하면, 상기 산화 실리콘막(114a) 및 보상막(110a)의 소정 부위를 건식 식각하여 상기 게이트 구조물(108)사이의 반도체 기판(100)이 노출되는 콘택홀을 형성한다. 상기 콘택홀은 산화 실리콘막과 제1 질화막 패턴 및 스페이서 간의 식각 선택비를 갖는 조건의 셀프 얼라인 식각 공정에 의해 형성할 수 있다. 이어서, 상기 결과물을 세정하여 상기 식각 공정에 의해 콘택홀 및 기판 표면에 발생한 폴리머들을 제거한다. 상기 세정은 상기 폴리머들을 제거할 수 있는 케미컬을 사용하여 수행한다. 이어서 상기 콘택홀에 도전 물질을 매몰하여 콘택(116)을 형성한다.
종래에는, 상기 폴리머를 제거하는 공정에서 상기 산화 실리콘막(114a)의 파티클(113) 부분이 빠르게 제거됨으로서, 이웃하는 콘택홀의 측벽이 서로 터널링되는 경우가 빈번히 발생하였다. 따라서, 콘택홀 내에 도전막을 형성하면, 상기 콘택들 간이 서로 쇼트되고, 이 후의 공정들을 진행하여 완성된 반도체 장치에서 이웃하는 두 개의 셀에서 불량(pair bit fail)이 발생된다.(도 2참조) 그러나, 상기 방법에 의해 형성되는 산화 실리콘막(114)은 파티클(113)부분까지도 주변의 산화 실리콘과 거의 동일한 특성을 갖기 때문에, 상기 폴리머를 제거하는 공정에서 이웃하는 콘택홀의 측벽이 서로 터널링되지 않는다. 때문에, 종래에 빈번히 발생한 불량들을 최소화할 수 있다.
실시예 2
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른, 셀로우 트랜치 소자 분리 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 기판(200) 상에 패드 산화막(도시 안함)을 형성한 후, 상기 패드 산화막 상에 질화막 및 고온 산화막(high temperature oxide layer)을 차례로 증착한다. 상기 질화막은 후속하는 화학 기계적 연마 공정시 연마 저지막(stopping layer)으로 제공되며, 상기 고온 산화막은 하드 마스크층으로 제공된다. 이어서, 상기 고온 산화막 상에 실리콘 산질화물(SiON)을 증착하여 반사 방지층(anti-reflective layer)(도시하지 않음)을 형성한 후, 액티브 패턴을 정의하기 위한 사진식각 공정을 진행하여 고온 산화막 패턴(204)을 형성한다.
상기 고온 산화막 패턴(204)을 식각 마스크로 이용하여 상기 질화막 및 패드 산화막을 식각하여 질화막 패턴(202) 및 패드 산화막 패턴을 형성한 후, 계속해서 상기 기판(200)을 식각하여 트렌치(205)를 형성한다. 이어서, 누설 전류의 발생을 억제하기 위해 상기 결과물에 균일하게 질화막 라이너(206)를 증착한다.
도 4b를 참조하면, 상기 질화막 라이너(206) 상에 플라즈마 증진 CVD 방식, 고밀도 플라즈마 방식 또는 열적 산화 방식을 수행하여, 산소를 포함하는 보상막(208)을 형성한다. 상기 보상막(208)은 산화 실리콘막을 포함한다. 상기 보상막(208)은, 후속 공정에서 상기 트랜치(205) 내부에 채워지는 막으로 침투하는 산소의 부족을 보상하기 위하여 형성되는 막이다.
상기 보상막(208)은 상기 트랜치(205) 내부를 완전히 매몰하지 않으면서, 후속 공정에서 상기 트랜치 내에 채워지는 유동성 산화막 내부로 산소가 충분히 확산될 수 있는 확산 깊이를 갖도록 하는 두께로 형성한다. 이러한 조건을 만족하는 보상막(208)의 두께는 상기 트랜치의 깊이 및 사이즈에 따라 달라진다. 그러나 일반적으로, 100 내지 3000Å의 범위내에서 형성할 수 있다.
도 4c를 참조하면, 상기 보상막(208)이 형성되어 있는 트랜치(205)내부을 매몰하도록 유동성 산화물을 코팅하여 유동성 산화막(210)을 형성한다. 상기 유동성 산화물은 폴리실로젠(polysiloxane) 또는 폴리실라잔(polysilazane)을 유기 용매에용해하여 만들어지는 SOG(spin on glass)용액을 포함한다. 그런데 도시된 바와 같이, 상기 유동성 산화막(210)에는 때때로 원치 않는 상기 파티클(211)성분이 포함된다.
도 4d를 참조하면, 상기 유동성 산화막(210)내에 산소를 침투시키고, 상기 침투된 산소와 유동성 산화막(210)의 반응에 의해 상기 유동성 산화막(210)을 산화 실리콘막(212)으로 형성한다.
상기 유동성 산화막(210)을 고화시키기 위해 먼저 50 내지 450℃의 온도 범위 하에서 예비 베이킹한다. 이어서, 산소 가스 또는 수증기를 포함하는 분위기에서 10 내지 120분간 열처리를 수행하는 주 베이킹 공정을 수행한다. 상기 제공되는 산소는 상기 유동성 산화막(210) 표면으로부터 내부로 확산되면서 상기 유동성 산화막(210)을 산화 실리콘막(212)으로 형성한다.
그런데, 상기 트랜치(205)내에는 보상막(208)이 이미 형성되어 있으므로, 상기 산소가 유동성 산화막(210)내로 확산하여야 하는 깊이가 종래에 비해 짧아지고, 상기 유동성 산화막(210)의 저면까지 빠르게 침투할 수 있다. 또한, 상기 유동성 산화막(210)에 포함되어 있는 파티클(211)성분에도 충분한 양의 산소가 침투될 수 있어, 상기 파티클(211)성분은 실리콘막(212)과 거의 동일한 특성을 갖는 막으로 치밀화된다. 따라서, 상기 유동성 산화막(210)과 산소가 반응하지 못하여 발생하는 불량을 감소시킬 수 있다.
도 4e를 참조하면, 상기 질화막 패턴(202)의 상부 표면이 노출될 때까지 상기 산화 실리콘막(212) 및 보상막(208)을 화학 기계적 연마(CMP) 방법으로 제거한다. 이어서, 인산 스트립 공정으로 상기 질화막 패턴(202)을 제거한다. 그 결과, 트렌치(205)의 내부에 필드 산화막(214)이 형성된다.
상기 과정에 의해, 보이드를 발생시키지 않고, 균일한 특성을 갖는 실리콘 산화막을 트랜치 내부에 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 패턴들 사이의 좁은 공간을 보이드 없이 매몰하고, 공정 불량이 최소화되는 층간 절연막을 형성할 수 있다. 구체적으로, 상기 층간 절연막이 케미컬에 의한 식각 특성이 균일하지 못함에 따라 발생할 수 있는 불량들을 감소시킬 수 있다. 이로 인해, 반도체 장치의 신뢰성 향상 및 수율 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 반도체 기판상에 구조물들을 형성하는 단계;
    상기 구조물들 및 반도체 기판 전면에, 후속 공정에서 형성되는 유동성 산화막의 내부로 침투하는 산소 및 수분의 부족을 보상하기 위한 보상막을 형성하는 단계;
    상기 보상막이 형성되어 있는 구조물들을 매몰시키도록, 유동성 산화 물질을 코팅하여 유동성 산화막을 형성하는 단계; 및
    상기 유동성 산화막에 산소를 침투시켜 상기 산소와 상기 유동성 산화막을 반응시킴으로서, 상기 유동성 산화막을 산화 실리콘막으로 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  2. 제1항에 있어서, 상기 유동성 산화 물질은 폴리실로젠(polysiloxane) 또는 폴리실라잔(polysilazane)을 유기 용매에 용해시킨 SOG용액을 포함하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  3. 제1항에 있어서, 상기 보상막은 산화 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  4. 제1항에 있어서, 상기 보상막은 플라즈마 증진 CVD방식, 고밀도 플라즈마 방식 또는 열적 산화 방식에 의해 형성하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  5. 제1항에 있어서, 상기 보상막은 100 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  6. 제1항에 있어서, 상기 유동성 산화막에 산소를 침투시켜 산화 실리콘막으로 형성하는 단계는,
    상기 유동성 산화막이 형성된 결과물을 400 내지 450℃의 온도에서 예비 베이크하는 단계; 및
    산소와 수증기의 혼합 분위기를 갖는 400 내지 1000℃ 온도하에서, 주 베이크하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  7. 제1항에 있어서, 상기 구조물은 도전성 패턴 또는 트랜치를 포함하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  8. 반도체 기판상에 도전성 패턴을 형성하는 단계;
    상기 도전성 패턴 및 반도체 기판 전면에, 후속 공정에서 상기 도전성 패턴들 사이에 채워지는 막 내에 침투하는 산소 및 수분의 부족을 보상하기 위한 보상막을 형성하는 단계;
    상기 보상막이 형성되어 있는 도전성 패턴들 사이 공간을 매몰시키도록, 유동성 산화 물질을 코팅하여 유동성 산화막을 형성하는 단계; 및
    상기 유동성 산화막에 산소를 침투시켜 상기 산소와 상기 유동성 산화막을 반응시킴으로서 상기 유동성 산화막을 산화 실리콘막으로 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  9. 제8항에 있어서, 상기 유동성 산화 물질은 폴리실로젠(polysiloxane) 또는 폴리실라잔(polysilazane)을 유기 용매에 용해시킨 SOG용액을 포함하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  10. 제8항에 있어서, 상기 보상막은 산화 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  11. 제8항에 있어서, 상기 보상막은 플라즈마 증진 CVD방식, 고밀도 플라즈마 방식 또는 열적 산화 방식에 의해 형성하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  12. 제8항에 있어서, 상기 산화 실리콘막을 형성한 이후에, 상기 산화 실리콘막의 소정 부위를 식각하여 상기 도전성 패턴들 사이의 반도체 기판을 부분적으로 노출시키는 콘택홀을 더 형성하는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
  13. 반도체 기판상의 소정 부위를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 및 반도체 기판 전면에, 후속 공정에서 상기 도전성 패턴들 사이에 채워지는 막 내에 침투하는 산소 및 수분의 부족을 보상하기 위한 보상막을 형성하는 단계;
    상기 보상막이 형성되어 있는 트랜치 내부를 매몰시키도록, 유동성 산화 물질을 코팅하여 유동성 산화막을 형성하는 단계; 및
    상기 유동성 산화막에 산소를 침투시켜 상기 산소와 상기 유동성 산화막을 반응시킴으로서 상기 유동성 산화막을 산화 실리콘막으로 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 장치에서 절연막 형성 방법.
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