KR19990076105A - 트렌치 소자분리방법 - Google Patents

Abstract

반도체기판의 스트레스를 최소화하여 소자의 신뢰성을 향상시킬 수 있는 트렌치 소자분리 방법에 대해 개시되어 있다. 이 방법은, 반도체기판의 비활성영역에 소정 깊이의 트렌치를 형성하는 단계와, 트렌치의 내벽에 50Å 이하의 얇은 캐핑층을 형성하는 단계와, 트렌치의 내부를 절연물질로 매립하는 단계와, 트렌치의 내부에 매립된 절연물질을 치밀화시키는 단계와, 절연물질의 표면을 평탄화하는 단계, 및 활성영역의 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 한다.

Description

트렌치 소자분리 방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 쉘로우 트렌치 소자분리(Shallow Trench Isolation; STI) 방법에 관한 것이다.

일반적으로, 공정이 간단한 이점으로 인하여 지금까지 반도체장치의 제조에 널리 이용되어 온 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은, 256M 디램(DRAM)급 이상의 고집적화되는 소자에 있어서 소자분리 영역의 폭(width)이 감소함에 따라, 필드산화시 수반되는 측면산화에 의한 버즈비크(Bird's beak) 현상으로 인하여 많은 연구에도 불구하고 그 한계점에 이르고 있다. 또한, 열공정으로 유발되는 버퍼층 응력에 의한 기판 실리콘의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등 반도체 장치의 전기적 특성향상에 난점이 되고 있다.

따라서, 실리콘 기판에 트렌치를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 상기한 LOCOS보다 작은 분리영역을 구현할 수 있는 트렌치 소자분리(Trench Isolation)가 필수적이다. 트렌치 소자분리 방법은 열산화 공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있다.

그러나, 트렌치 소자분리 방법에 따르면 실리콘 기판을 식각하여 트렌치를 형성하고 나면 네모난 모양을 가지게 되는데, 트렌치 측벽의 식각손상을 치유(curing)하기 위해서 실시되는 열산화 과정이나. 트렌치 내부에 매립한 산화막을 치밀화(densification)하는 과정 중에 스트레스가 트렌치 주위, 특히 모서리 주변으로 강하게 밀집되는 문제점들이 있다.

이렇게 실리콘 기판 자체에 축적된 스트레스는, 후속 공정에서 오는 각종 불순물에 의한 실리콘 기판의 손상(damage)과 게이트전극에 의한 스트레스와 합쳐져서 소오스/드레인의 열처리와 같은 열공정이 가해지면, 도 1에 도시된 바와 같이, 기판에 결함을 유발하는 소스(source)로 작용하게 된다.

이러한 결함은 트랜지스터의 채널 부위나 접합층 주위에 주로 생성되는데, 이럴 경우 트랜지스터의 오프-전류(off-current)가 수백 ㎂ 이상으로 되어 트랜지스터의 페일(fail)이 유발되고, 접합 누설전류 또한 초기 전류가 수백 ㎂ 이상으로 접합 페일이 유발되어 결과적으로 소자의 동작이 불가능하게 된다.

따라서, 각 공정단계별로 기판에 가해지는 스트레스를 최소화하여야 하는데, 이를 위한 여러 가지 방법들이 제안되었다. 그 중 하나로, 산화막 치밀화 공정을 800℃ 이하의 습식산화 분위기에서 실시함으로써 기판이 받는 열처리량(thermal load)을 줄이는 방법이 있다. 이 때, 습식산화 분위기에서 치밀화를 할 때에는 트렌치의 측벽으로의 산화가 일어나게 되는데, 이 산화는 오히려 실리콘의 손상을 유발할 수가 있기 때문에 산화를 실시하기 전에 산화방지막으로서의 실리콘 질화막을 형성하여야 할 필요가 있다. 그러나, 이 방법은 산화막의 치밀화 공정을 800℃ 이하의 온도에서 진행하여야 하기 때문에 한계가 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 트렌치 매립 절연물질의 치밀화시 반도체기판에 가해지는 스트레스를 최소화하여 소자의 신뢰성을 향상시킬 수 있는 트렌치 소자분리 방법을 제공하는 것이다.

도 1은 트렌치 매립 절연물질의 치밀화시 기판에 가해지는 스트레스에 의해 결함이 생성되었음을 보여주는 SEM 사진이다.

도 2 내지 도 6은 본 발명의 일 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.

도 7은 트렌치의 내벽에 얇은 질화막을 캐핑했을 때 반도체기판에 유발되는 스트레스 감소효과를 평가한 결과를 나타낸 그래프이다.

* 도면의 주요 부분에 대한 부호의 설명 *

20.....반도체기판 22.....패드산화막

24.....질화막 26.....산화막(HTO)

30.....캐핑층 32.....트렌치 매립 산화막

상기 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리 방법은, 반도체기판의 비활성영역에 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 50Å 이하의 얇은 캐핑층을 형성하는 단계와, 상기 트렌치의 내부를 절연물질로 매립하는 단계와, 상기 트렌치의 내부에 매립된 절연물질을 치밀화시키는 단계와, 상기 절연물질의 표면을 평탄화하는 단계, 및 활성영역의 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 한다.

상기 트렌치를 형성하는 단계 후에, 상기 트렌치의 내벽에 1,000Å 이하의 두께의 얇은 열산화막을 형성하는 단계를 더 포함할 수도 있다.

상기 캐핑층은 질화막으로 형성하고, 상기 트렌치 내부에 매립되는 절연물질은, TEOS-O₃를 베이스로 한 산화막을 포함하는 단일막 또한 다층막인 것이 바람직하다.

그리고, 상기 절연물질을 치밀화 하는 단계는 1,000℃ 이상의 온도와 질소가스(N₂) 분위기에서 실시하는 것이 바람직하다.

본 발명에 따르면, 트렌치의 내벽에 50Å 이하의 얇은 캐핑층을 형성함으로써 1,000℃의 고온에서 트렌치 매립 절연물질의 치밀화를 실시하여도 반도체기판에 가해지는 스트레스를 최소화할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 2 내지 도 6은 본 발명에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.

먼저 도 2를 참조하면, 반도체기판(20) 상에 300Å 이하의 두께의 패드산화막(22)과 2,000Å 이하의 두께의 질화막(24), 그리고 트렌치 식각 마스크용으로써 3,000Å 이하의 두께의 산화막(26)을 차례로 형성한다. 통상의 사진식각 공정을 이용하여 상기 산화막(26), 질화막(24) 및 패드산화막(22)을 차례로 패터닝하여 비활성영역의 반도체기판(20)을 노출시킨다.

도 3을 참조하면, 상기 산화막(26)을 식각 마스크로 사용하여 노출된 반도체기판(20)을 약 1㎛ 정도의 깊이로 식각하여 트렌치(28)를 형성한 후, 상기 식각공정에서 발생된 트렌치 측벽의 손상을 제거하기 위하여 산화를 실시하여 트렌치의 측벽에 500Å 이하의 두께의 산화막(도시되지 않음)을 형성한다. 이 때, 상기 트렌치 식각 마스크용 산화막(26)은 트렌치가 형성되는 과정, 즉 트렌치를 형성하기 위하여 기판을 식각하는 과정 중에 동시에 식각되도록 하여 트렌치를 매립할 때에는 1,000Å 이하의 두께만 남도록 한다.

도 4를 참조하면, 트렌치의 측벽에 얇은 열산화막(도시되지 않음)이 형성된 결과물의 전면에, 50Å 이하의 두께의 얇은 질화막(SiN)을 증착하여 캐핑층(30)을 형성한다. 이 캐핑층(30)은 후속되는 트렌치 매립 산화막의 치밀화 공정시 반도체기판에 유발되는 스트레스를 낮추어주는 역할을 한다. 이 때, 상기 캐핑층(30)으로 증착되는 질화막의 두께가 50Å보다 두꺼워질 경우에는, 후속 공정에서 활성영역에 형성되어 있는 트렌치 식각 마스크용 질화막(24)을 제거할 때 이 캐핑용 질화막도 일부 제거되어 궁극적으로 필드산화막의 에지부위에 홈이 형성되고 이 곳에 트렌치 매립물질이 증착되면 식각이 잘 되지 않는 문제점이 있다. 따라서, 상기 캐핑용 질화막(30)은 50Å 이하의 두께로 형성하는 것이 가장 바람직하다.

도 5를 참조하면, 캐핑층(30)이 형성된 결과물의 전면에, 트렌치 매립능력이 가장 우수한 산화물, 예를 들어 TEOS-O₃를 베이스(base)로 하여 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 산화막(32)을 증착하여 상기 트렌치를 매립한다. 이 때, 상기 산화막(32)의 두께는, 트렌치의 깊이 + 활성영역의 마스크용 질화막의 두께 + 후속 평탄화공정시 식각되는 약 2,000Å의 마아진을 합한 것으로, 트렌치의 깊이가 0.6㎛일 경우에는 약 10,000Å 정도가 바람직하다.

다음에, 약 1,000℃ 이상의 고온에서 상기 트렌치에 매립된 산화막(32)에 대한 치밀화를 실시한다.

도 6을 참조하면, 활성영역에 형성된 트렌치 식각 마스크용 질화막을 식각 종료층(etching stop layer)으로 이용하여 상기 트렌치 매립 산화막(32)을 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP) 방법으로 식각하여 표면을 평탄화한다.

다음에, 도시되지는 않았지만, 노출된 상기 트렌치 식각 마스크용 질화막을 습식식각하여 제거한다.

상기 트렌치에 매립된 TEOS-O₃를 베이스로 한 CVD 산화막(32)은 초기증착 상태에서는 막이 다공질(porous)이기 때문에 불산(HF) 용액을 이용한 습식식각 과정 중에 식각량이 과도하게 되어 원하는 필드산화막 프로파일을 얻기가 어렵기 때문에, 통상 1,000℃ 이상의 온도에서 치밀화를 실시하게 된다. 그러나, 이러한 열처리 과정 중에 TEOS-O₃를 베이스로 한 CVD 산화막은 초기증착 상태에서 수 × 10⁹dyne/㎠ 정도의 높은 인장 스트레스(tensile stress)를 가지던 특성이 약 700℃ 정도의 온도에서는 10¹⁰dyne/㎠ 이상의 스트레스를 보여 반도체기판에 높은 스트레스를 가하게 된다. 앞에서 설명한 바와 같이, 어떤 공정에 스트레스가 많이 축적되면, N⁺활성화와 같은 후속 공정까지 거치면 손상 발생빈도를 높이게 되므로, 트렌치 매립 산화막의 치밀화 과정 중에 발생되는 스트레스를 최소화할 필요가 있다. 이를 위하여, 매립(filling) 특성은 좋지만 높은 인장 스트레스(tensile stress)를 갖는 TEOS-O₃를 베이스로 하는 CVD 산화막 위에 압축 스트레스(compressive stress) 특성을 갖는 플라즈마 증가형 TEOS-CVD 산화막을 추가로 증착함으로써 증착초기의 스트레스를 낮추는 동시에 치밀화 중에 발생되는 최대 스트레스를 낮추는 방법이 있다.

도 7은 얇은 질화막을 캐핑했을 때 반도체기판에 유발되는 스트레스 감소효과를 평가한 결과를 나타낸 그래프이다.

베어(bare) 웨이퍼 위에 트렌치의 측벽 산화막에 해당하는 열산화막을 240Å 성장시키고, 그 위에 질화막을 50Å 증착한 다음, 도우프되지 않은 산화막(Undoped Silicate Glass; USG) 6,000Å/P-TEOS 4,000Å을 증착한 경우(참조부호 "A")와, 열산화막 240Å/ USG 6,000Å/ P-TEOS 4,000Å을 증착한 경우(참조부호 "B")에 대해 각각 히스테리시스(hysteresis) 곡선을 측정하였다.

결과를 보면, 질화막으로 캐핑층을 형성한 경우 약 700℃에서 최대 스트레스가 낮아 스트레스 억제에 효과적임을 알 수 있다. 실제의 소자에서는 질화막 캐핑층을 형성하고 700℃ 이상의 온도에서 어닐링을 하게 되면 700℃ 부근에서 이미 최대 스트레스를 거치므로 트렌치 매립 산화막의 치밀화를 800℃ 이상의 온도에서 실시하여도 무방하다. 또한, 습식산화 분위기에서 50Å 이하의 질화막이 산화저항력을 잃어버리면 트렌치 측벽의 산화시 부피의 증가로 인하여 손상발생의 가능성이 높아진다. 따라서, 질화막 캐핑층을 형성하면서도 산화막의 치밀화를 질소가스(N₂) 분위기에서 1,000℃ 이상의 고온 열처리 방법으로도 스트레스 억제에 효과가 있음을 알 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

상술한 본 발명에 의한 트렌치 소자분리 방법에 의하면, 트렌치의 내벽에 50Å 이하의 얇은 질화막을 증착하여 캐핑층을 형성하고 질소(N₂) 분위기에서 트렌치 매립 절연물질의 치밀화를 실시함으로써, 막의 초기 스트레스를 최소화하고 1,000℃ 이상의 고온에서도 열처리 과정 중에 발생되는 최대 스트레스를 최소화할 수 있어서 손상(defect)이 없는 신뢰성 있는 소자를 제조할 수 있다.

Claims (6)

1. 반도체기판의 비활성영역에 소정 깊이의 트렌치를 형성하는 단계;

   상기 트렌치의 내벽에 50Å 이하의 얇은 캐핑층을 형성하는 단계;

   상기 트렌치의 내부를 절연물질로 매립하는 단계;

   상기 트렌치의 내부에 매립된 절연물질을 치밀화시키는 단계;

   상기 절연물질의 표면을 평탄화하는 단계; 및

   활성영역의 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
2. 제1항에 있어서, 상기 트렌치를 형성하는 단계 후에,

   상기 트렌치의 내벽에 얇은 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
3. 제2항에 있어서, 상기 열산화막은,

   1,000Å 이하의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
4. 제1항에 있어서, 상기 캐핑층은,

   질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
5. 제1항에 있어서, 상기 트렌치 내부에 매립되는 절연물질은,

   TEOS-O₃를 베이스로 한 산화막을 포함하는 단일막 또한 다층막인 것을 특징으로 하는 트렌치 소자분리 방법.
6. 제1항에 있어서, 상기 절연물질을 치밀화 하는 단계는,

   1,000℃ 이상의 온도와 질소가스(N₂) 분위기에서 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.