KR100951565B1 - 반도체소자 제조 방법 - Google Patents

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Abstract

본 발명은 SAC 공정시 스페이서를 이루는 버퍼절연막의 어택으로 인한 후속 플러그와 전도막 사이의 전기적 단락 및 전기적 특성 열화를 방지할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 이웃하는 제1 및 제2 도전패턴을 형성하는 단계; 상기 제1 및 제2 도전패턴의 양측면에 버퍼 절연막과 질화막을 포함하는 스페이서를 형성하는 단계; 상기 스페이서가 형성된 전체 구조 상부에 절연막을 형성하는 단계; 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및 상기 버퍼절연막의 노출된 부분을 질화처리하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
버퍼 산화막, 질화막, 스페이서, 산화막, 질화처리, SAC.

Description

반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래기술에 따른 SAC 형성 공정을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31 : 게이트절연막
32 : 전도막 33 : 하드마스크
34 : 버퍼 산화막 35 : 질화막
37 : 절연막 42 : 질화처리된 버퍼 산화막
43 : 플러그
본 발명은 반도체소자의 제조 방법에 관한 것으로 특히, 자기정렬콘택(Celf Align Contact; 이하 SAC 이라 함) 공정을 포함한 반도체소자 제조 방법에 관한 것이다.
반도체소자의 고집적화에 따라 패턴의 수직 배열 구조를 사용하게 되고, 또한 상하부 패턴 간의 전기적 접속을 위해서 콘택 플러그 또는 콘택 패드를 적용하게 되었다.
이러한 콘택 패드 또는 콘택 플러그를 형성함에 있어서, 하부 층의 노출을 위한 식각 공정에 대한 부담이 증가함과 아울러, 공정이 마진이 감소하게 되었다. 따라서, 이러한 콘택 플러그 형성을 위한 공정에서 예컨대, 질화막과 산화막 사이의 식각선택비를 이용하는 SAC 공정이 도입되었다.
도 1a 내지 도 1d는 종래기술에 따른 SAC 형성 공정을 도시한 단면도로서, 이를 참조하여 종래기술의 문제점을 살펴 본다.
도 1a를 참조하면, 기판(10) 상에 복수의 게이트전극 패턴이 형성되어 있다. 게이트전극 패턴은 게이트절연막(11)과 전도막(12) 및 하드마스크(13)가 적층된 구조를 이루고 있다.
게이트절연막(11)은 주로 산화막 계열을 사용하고, 전도막(12)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다. 하드마스크(13)는 SAC 식각 등 후속 공정에서 전도막(12)이 어택받는 것을 방지하고, 또한 전도막(12)과 후속 연결부 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 주로 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막을 하드마스크(13) 물질로 주로 사용한다.
이러한 게이트전극 패턴이 형성된 프로파일을 따라 버퍼 산화막(14)과 질화막(15)을 차례로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 전면식각을 실시하여 버퍼 산화막(14)과 질화막(15)이 게이트전극 패턴 측면에서 식각되어 스페이서(S) 형상을 갖도록 한다.
스페이서(S)는 이온주입에 의해 게이트전극 패턴 측면의 기판(10)에 LDD(Lightly Doped Drain) 구조의 소스/드레인을 형성함과 아울러 SAC 공정시 게이트전극 패턴 측면의 어택을 방지하기 위한 것이다.
따라서, 질화막(15)의 단독 또는 산화막과 질화막이 적층된 구조 또는 질화막/산화막/질화막 구조 등 다양한 구조로 형성하며, 질화막(15)은 실리콘산화질화막 또는 실리콘질화막을 포함한다.
게이트전극 패턴 측면의 기판(10, 또는 웰(도시하지 않음))에 이온주입과 열확산에 의해 기판(10) 표면으로부터 일정 깊이까지 확장된 소스/드레인 영역(16)을 형성한다.
숏 채널(Short channel)에 의한 핫 캐리어 효과(Hot carrier effect)를 방지하기 위해 로우 레벨의 불순물 도핑 및 스페이서(S) 형성 후 다시 하이 레벨의 불순물 도핑을 실시하여 컨벤셔널(Conventional)한 구조로 형성하나, 여기서는 LDD 구조가 아닌 단순한 형태로 도시하였다.
이어서, 도 1c에 도시된 바와 같이, 게이트전극 패턴이 형성된 전체 구조 상부에 층간절연을 위한 절연막(17)을 형성한다.
이 때, 고집적화에 따라 게이트전극 패턴의 수직 높이가 증가하여 게이트전극 패턴 사이에서의 종횡비가 증가하여 절연막(17) 증착시 갭-필(Gap-fill) 불량이 초래된다.
이를 방지하기 위해 최근에는 갭-필 특성이 우수한 SOD(Spin On Dielectric)막 등을 이용하여 도포하고, 막의 치밀화를 위해 열처리 공정을 실시한다.
이어서, 절연막(17) 상에 포토레지스트 패턴(18)을 형성한 다음, 포토레지스트 패턴(18)을 식각마스크로 절연막(17)을 식각하는 SAC 식각 공정(19)을 실시하여 도 1d에 도시된 바와 같이 소스/드레인 영역(16)을 노출시키는 오픈부(20) 즉, 콘택홀을 형성한다.
SAC 공정은 주로 불소계 가스에 대해 식각선택비를 갖는 산화막과 질화막을 이용하여 하지층(즉, 절연막(17))을 식각하는 바, SAC 식각 공정시 스페이서(S)를 이루는 버퍼 산화막(14)의 노출된 부분에 도면부호 '21'과 같이 어택이 발생하게 된다.
SAC 식각 공정 및 통상의 식각 공정 후에는 식각잔류물을 제거하며, 또한 오픈부(20)의 저면 면적을 충분히 확보하기 위하여 BOE(Buffered Oxide Etchant) 또는 희석된 불산 용액을 이용하여 세정 공정을 실시하는 바, 이러한 세정 공정시 버퍼 산화막(14)의 어택된 부분(21)을 통해 세정 용액이 침투하여 버터 산화막(14)의 하부까지 어택이 확장되어 결국 전도막(12)이 외부에 노출되게 된다.
도 1d의 공정 후, 폴리실리콘 또는 텅스텐 등의 전도성 물질을 증착하여 오픈부(21)를 통해 소스/드레인 영역(16)과 전기적으로 접속시킨 다음, 화학기계적연 마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 국부적인 전면식각을 통해 서로 격리된 복수의 전도성 플러그를 형성하는 일련의 공정이 이루어진다.
따라서, 전도성 연결부와 전도막(12) 사이의 전기적 단락을 유발하게 되며, 비록 전기적 단락이 이루어지지 않더라도 누설전류 통로를 형성하게 되어 반도체소자의 전기적 특성을 열화시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SAC 공정시 스페이서를 이루는 버퍼절연막의 어택으로 인한 후속 플러그와 전도막 사이의 전기적 단락 및 전기적 특성 열화를 방지할 수 있는 반도체소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 이웃하는 제1 및 제2 도전패턴을 형성하는 단계; 상기 제1 및 제2 도전패턴의 양측면에 버퍼 절연막과 질화막을 포함하는 스페이서를 형성하는 단계; 상기 스페이서가 형성된 전체 구조 상부에 절연막을 형성하는 단계; 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및 상기 버퍼절연막의 노출된 부분을 질화처리하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 버퍼 절연막과 질화막이 적층되어 게이트전극 패턴과 같은 도전패턴의 측벽에 스페이서를 이루고 있는 구조에서, SAC 공정에 의해 버퍼 절연막에 댜한 어택이 발생하였을 경우, 이를 질화시켜 Si-O-N 구조의 일종의 질화막 구조를 갖도록 하여 식각 내성을 향상시킴으로써, 저비용으로 버퍼 절연막의 어택으로 인한 전기적 특성 열화 문제를 해결할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 반도체소자 제조 공정을 상세히 살펴 본다.
한편, 여기서는 게이트전극 패턴 사이에 플러그를 형성하는 공정을 그 예로 하였다.
도 2a를 참조하면, 기판(30) 상에 복수의 게이트전극 패턴이 형성되어 있다. 게이트전극 패턴은 게이트절연막(31)과 전도막(32) 및 하드마스크(33)가 적층된 구조를 이루고 있다.
게이트절연막(31)은 주로 산화막 계열을 사용하고, 전도막(32)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다. 하드마스크(33)는 SAC 식각 등 후속 공정에서 전도막(32)이 어택받는 것을 방지하고, 또한 전도막(32)과 후속 연결부 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 주로 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막을 하드마스크(33) 물질로 주로 사용한다.
이러한 게이트전극 패턴이 형성된 프로파일을 따라 버퍼 절연막(34)과 질화막(35)을 차례로 형성한다. 버퍼 절연막(34)은 산화막 계열 또는 절연성 저유전율막을 사용할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 전면식각을 실시하여 버퍼 절연막(34)과 질화막(35)이 게이트전극 패턴 측면에서 식각되어 스페이서(S) 형상을 갖도록 한다.
스페이서(S)는 이온주입에 의해 게이트전극 패턴 측면의 기판(30)에 LDD 구조의 소스/드레인을 형성함과 아울러 SAC 공정시 게이트전극 패턴 측면의 어택을 방지하기 위한 것이다.
따라서, 질화막(35)의 단독 또는 버퍼 절연막과 질화막이 적층된 구조 또는 질화막/버퍼 절연막/질화막 구조 등 다양한 구조로 형성하며, 질화막(35)은 실리콘산화질화막 또는 실리콘질화막을 포함한다.
게이트전극 패턴 측면의 기판(30, 또는 웰(도시하지 않음))에 이온주입과 열확산에 의해 기판(30) 표면으로부터 일정 깊이까지 확장된 소스/드레인 영역(36)을 형성한다.
숏 채널에 의한 핫 캐리어 효과를 방지하기 위해 로우 레벨의 불순물 도핑 및 스페이서(S) 형성 후 다시 하이 레벨의 불순물 도핑을 실시하여 컨벤셔널한 구 조로 형성하나, 여기서는 LDD 구조가 아닌 단순한 형태로 도시하였다.
이어서, 도 2c에 도시된 바와 같이, 게이트전극 패턴이 형성된 전체 구조 상부에 층간절연을 위한 절연막(37)을 형성한다.
이 때, 절연막(37)으로는 BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, TEOS(Tertra Ethyl Ortho Silicate)막 또는 HDP(High Densuty Plasma) 산화막 등을 사용하였으나, 고집적화에 따라 게이트전극 패턴의 수직 높이가 증가하여 게이트전극 패턴 사이에서의 종횡비가 증가함에 따라 절연막(37) 증착시 갭-필 불량이 초래된다.
이를 방지하기 위해 최근에는 갭-필 특성이 우수한 SOD막 등을 이용하여 도포하고, 막의 치밀화를 위해 열처리 공정을 실시한다.
이어서, 절연막(37) 상에 포토레지스트 패턴(38)을 형성한 다음, 포토레지스트 패턴(38)을 식각마스크로 절연막(37)을 식각하는 SAC 식각 공정(39)을 실시하여 도 2d에 도시된 바와 같이 소스/드레인 영역(36)을 노출시키는 오픈부(40) 즉, 콘택홀을 형성한다.
SAC 공정은 주로 불소계 가스에 대해 식각선택비를 갖는 산화막과 질화막을 이용하여 피식각층인 절연막(37)을 식각하는 바, SAC 식각 공정시 스페이서(S)이루는 버퍼 산화막(34)의 노출된 부분에 도면부호 '41'과 같이 어택이 발생하게 된다.
SAC 식각 공정 및 통상의 식각 공정 후에는 식각잔류물을 제거하며, 또한 오픈부(40)의 저면 면적을 충분히 확보하기 위하여 BOE 또는 희석된 불산 용액을 이용하여 세정 공정을 실시하는 바, 이러한 세정 공정시 버퍼 산화막(34)의 어택된 부분(41)을 통해 세정 용액이 침투하여 버터 산화막(34)의 하부까지 어택이 확장되어 결국 전도막(32)이 외부에 노출되게 된다.
따라서, 이를 방지하기 위해 도 2e에 도시된 바와 같이, 질화막(35)의 성분인 질소(N)를 포함한 분위기에서 플라즈마를 여기시켜 버퍼 절연막(34)의 어택된 부분(41)을 질화처리하여 질화막(42)을 형성한다.
구체적으로, 버퍼 절연막(34)의 어택된 부분(41)이 노출된 상태에서 건식 식각 챔버에서 N2 가스를 이용하여 바이어스(Bias) 파워 없이 소스 파워(Source power) 만으로 플라즈마를 발생시킨다.
바이어스 파워 없이 소스 파워 만으로 플라즈마를 발생시키는 이유는 다른 물질로 변질되는 것을 방지하기 위한 것이다.
이 때, 사용된 N2 가스가 플라즈마 상태로 여기되거나 해리하여 버퍼 절연막(34)의 노출된 부분에 침투하게 되고, 침투된 N2 입자는 'Si' 혹은 'O'와 결합하여 SiN 혹은 Si-O-N 구조로 재배열하게 된다.
이와 같은 공정을 통하여 버퍼 절연막(34) 자체의 구조를 질화막/산화막 구조로 형성할 수 있다. 특히, 이 공정은 기존 게이트절연막(31)을 노 머티어리얼(No material)로 변경하여 사용할 수 있을 정도로 양질의 막을 형성할 수가 있다.
이어서, 세정 공정을 통해 식각잔류물을 제거하며, 또한 오픈부(40)의 저면 면적을 충분히 확보하는 바, 이 과정에서 버퍼 절연막(34)의 질화되어 형성된 질화막(42) 부분에 의해 세정 용액에 의한 침투를 방지할 수 있다.
이어서, 도 2f에 도시된 바와 같이, 폴리실리콘 또는 텅스텐 등의 전도성 물질을 증착하여 오픈부(41)를 통해 소스/드레인 영역(36)과 전기적으로 접속시킨 다음, CMP 또는 국부적인 전면식각을 통해 서로 격리된 복수의 전도성 플러그(43)를 형성한다.
도 2f에서는 플러그(43)와 전도막(32) 사이에 전기적 단락이 방지되며, 또한 누설전류 통로의 형성을 방지할 수 있음을 나타낸다.
전술한 바와 같이 이루어지는 본 발명에서는, SAC 공정에 의해 노출되어 손실된 버퍼 절연막을 질화처리함으로써 플러그와 전도막 사이의 전기적 단락과 누설전류 형성을 억제할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 게이트전극 패턴 형성 공정을 그 일예로 하였으나, 이외에도 실시예에 제시한 구조(하드마스크와 도전막이 적층된 구조)를 갖는 다양한 도전패턴에 적용이 가능하다.
상술한 바와 같은 본 발명은, 도전패턴과 플러그 간의 전기적 단락 및 전기적 특성 열화를 방지할 수 있어, 궁극적으로 반도체소자의 신뢰성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (5)

  1. 기판 상에 이웃하는 제1 및 제2 도전패턴을 형성하는 단계;
    상기 제1 및 제2 도전패턴의 양측면에 버퍼 절연막과 질화막을 포함하는 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 전체 구조 상부에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 제1 및 제2 도전패턴 사이의 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및
    상기 버퍼절연막의 노출된 부분을 질화처리하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 버퍼 절연막은 산화막 계열 또는 절연성 저유전막율막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 질화처리하는 단계는, 건식 식각 장비에서 바이어스 파워를 사용하지 않고 소스 파워만을 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 도전패턴은 게이트전극 패턴을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 질화처리하는 단계 후,
    상기 오픈부 형성을 위한 식각 공정에서 발생된 식각 잔류물을 제거하기 위해 세정하는 단계와, 상기 오픈부를 통해 상기 노출된 기판과 전기적으로 접속된 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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