KR100630533B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 보이드 발생에 따른 플러그간의 숏트 현상을 방지하기 위한 반도체 소자의 제조방법에 관한 것으로, 셀 영역 및 패리 영역이 정의된 반도체 기판상에 복수개의 게이트를 형성하는 단계와, 상기 게이트 양측면에 절연막 측벽을 형성하고 상기 반도체 기판의 표면상에 베리어막을 형성하는 단계와, 상기 베리막상에 제 1 절연막을 증착하고 1차 열처리 공정을 실시하여 상기 제 1 절연막을 리플로우시킨 후에 상기 제 1 절연막의 표면을 평탄화시키는 단계와, 상기 제 1 절연막상에 제 2 절연막을 증착하고 2차 열처리 공정을 실시하여 상기 제 2 절연막을 리플로우시킨 후에 전면을 에치백하여 상기 제 2 절연막을 평탄화시키는 단계와, 상기 제 2 절연막상에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막과 제 2 절연막과 제 1 절연막과 베리어막을 관통하여 셀 영역의 반도체 기판에 연결되는 플러그를 형성하는 단계를 포함하여 형성한다.
보이드(Void), 플러그(Plug)
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2는 종래 반도체 소자의 평면 사진
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도 4는 본 발명의 반도체 소자의 평면 사진
도면의 주요 부분에 대한 부호 설명
31 : 반도체 기판 32 : 게이트
33 : 절연막 측벽 34 : 베리어막
35 : 제 1 BPSG막 36 : 제 2 BPSG막
37 : 산화막 38 : 플러그
본 발명은 반도체 소자에 관한 것으로 특히, 갭필 절연막에 발생되는 보이드를 방지하여 플러그간 숏트 현상을 제거하기 위한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도이고, 도 2는 종래 반도체 소자의 평면 사진이다.
종래 기술에 따른 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역상에 필드 산화막(도시하지 않음)을 형성한다.
이어, 상기 반도체 기판(11)의 표면상에 게이트 산화막을 형성하고, 상기 반도체 기판(11)의 소정 영역상에 복수개의 게이트(12)를 형성한다.
예컨대, 상기 게이트(12)는 폴리 실리콘막과 텅스텐 실리콘막과 실리콘 질화막과 산화막의 적층 구조를 갖는다.
여기서, 상기 게이트(12)는 패리 영역에서보다 셀 영역에서 높은 밀도를 갖고 형성된다.
그리고, 상기 반도체 기판(11)의 전면에 절연막을 증착하고, 상기 게이트(12) 양측면에만 남도록 상기 절연막을 에치백(Etch-Back)하여 절연막 측벽(13)을 형성한다.
그리고, 상기 반도체 기판(11)의 표면상에 베리어막(14)을 증착한다.
여기서, 상기 베리어막(14)은 Si3N4막으로 이후에 증착되는 BPSG막 내의 B, P의 도펀트(Dopant)들이 상기 반도체 기판(11)으로 확산되는 현상을 방지하는 역할을 한다.
그리고, 도 1b에 도시된 바와 같이 상기 베리어막(14)상에 적당한 도펀트 농도를 갖는 BPSG막(15)을 증착한다.
이때, 소자의 집적도 증가에 따른 종횡비 증가로 인하여 상기 게이트(12)사이에 형성된 상기 BPSG막(15)에 보이드(16)가 발생되게 된다.
여기서, 상기 BPSG막(15)은 고온의 어닐 공정에서 벌크(Bulk) 내의 도펀트가 대기중으로 방출 확산(Out-Diffusion)되는 현상을 방지하기 위하여 메인 도펀트 레이어(Main dopant layer)를 형성한 후에 얇은 두께의 캡핑 레이어(Capping layer)를 증착하여 형성한다.
여기서, 상기 캡핑 레이어로는 도핑되지 않은 산화막 또는 저농도로 도핑된 BPSG막, PGS막, BSG막 중 어느 하나로 형성한다.
그리고, 820℃ 이상의 질소 가스 분위기에서 열처리 공정을 실시하여 상기 BPSG막(15)을 리플로우(Reflow)시킨다.
이어, CMP(Chemical Mechanical Polishing) 공정으로 상기 BPSG막(15)을 평탄화시킨다.
여기서, 상기 게이트(12)의 밀도가 패리 영역보다 셀 영역에서 높음으로 인하여, CMP 공정 이후에도 패리 영역에 형성된 상기 BPSG막(15)과 셀 영역에 형성된 BPSG막(15)사이에 단차가 존재하게 된다.
그리고, 도 1c에 도시된 바와 같이 상기 BPSG막(15) 내부의 B, P 도펀트가 외부로 확산되는 현상을 억제시키기 위하여 상기 BPSG막(15)상에 산화막(17)을 증착한다.
그리고, 포토 및 식각 공정으로 셀 영역에 형성된 게이트(12) 사이의 반도체 기판(11)이 노출되도록 상기 산화막(17)과, BPSG막(15)과, 베리어막(14)을 선택적으로 제거하여 콘택홀을 형성한다.
그리고, 전세정 공정을 실시한 후에 상기 콘택홀을 포함한 반도체 기판의 전면에 폴리 실리콘막을 증착한다.
이때, 상기 콘택홀 내부뿐만 아니라 상기 보이드(16)에도 폴리 실리콘막이 형성되어 상기 보이드(16)를 통해 상기 콘택홀들이 전기적으로 연결되게 된다.
그리고, 전면을 에치백하여 상기 콘택홀에 플러그(18)를 형성하여 종래 반도체 소자를 완성한다.
상기한 종래 반도체 소자는 도 2에 나타난 바와 같이, 상기 게이트(12) 사이에 발생된 보이드(16)로 인하여 이웃한 플러그(18)가 전기적으로 연결되는 불량이 발생된다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 갭필 절연막 내부에 발생되는 보이드로 인하여 이웃한 플러그간에 전기적으로 숏트되는 불량이 발생된다.
둘째, 셀 영역과 패리 영역간에 단차가 발생되므로 후속 공정의 난이도가 증가된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 갭필 절연 막에 발생되는 보이드를 방지하여 플러그간의 숏트 현상을 방지하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 셀 영역 및 패리 영역이 정의된 반도체 기판상에 복수개의 게이트를 형성하는 단계와, 상기 게이트 양측면에 절연막 측벽을 형성하고 상기 반도체 기판의 표면상에 베리어막을 형성하는 단계와, 상기 베리막상에 제 1 절연막을 증착하고 1차 열처리 공정을 실시하여 상기 제 1 절연막을 리플로우시킨 후에 상기 제 1 절연막의 표면을 평탄화시키는 단계와, 상기 제 1 절연막상에 제 2 절연막을 증착하고 2차 열처리 공정을 실시하여 상기 제 2 절연막을 리플로우시킨 후에 전면을 에치백하여 상기 제 2 절연막을 평탄화시키는 단계와, 상기 제 2 절연막상에 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막과 제 2 절연막과 제 1 절연막과 베리어막을 관통하여 셀 영역의 반도체 기판에 연결되는 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 4는 본 발명에 따른 반도체 소자의 평면 사진이다.
본 발명의 반도체 소자의 제조방법은 도 3a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 필드 산화막(도시하지 않음)을 형성하여 필드 영역 및 활성 영역을 정의한다.
그리고, 반도체 기판(31)상에 게이트 산화막을 형성하고, 상기 반도체 기판(31)의 소정 영역상에 복수개의 게이트(32)를 형성한다.
예컨대, 상기 게이트(32)는 폴리 실리콘막과 텅스텐 실리콘막과 실리콘 질화막과 산화막의 적층 구조를 갖는다.
여기서, 상기 게이트(32)는 패리 영역에서보다 셀 영역에서 높은 밀도로 형성한다.
그리고, 상기 반도체 기판(31)의 전면에 절연막을 증착하고 상기 게이트(32) 양측면에 남도록 상기 절연막을 에치백하여 절연막 측벽(33)을 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 베리어막(34)을 증착한다.
상기 베리어막(34)은 차후에 형성되는 BPSG막의 B, P 도펀트가 상기 반도체 기판(31)으로 확산되는 현상을 방지하기 위한 장벽 역할을 수행하며, 통상 Si3N4막을 이용하여 형성한다.
그리고, 도 3b에 도시된 바와 같이 상기 반도체 기판(31)상에 적당한 도펀트 농도를 갖는 제 1 BPSG막(35)을 증착한다.
여기서, 상기 제 1 BPSG막(35)은 고온의 어닐(Anneal) 공정에서 벌크(Bulk)내의 도펀트가 대기중으로 방출 확산(Out-Diffusion)되는 현상을 방지하기 위하여 메인 도펀트 레이어(Main dopant layer)를 형성한 후에 얇은 두께의 캡핑 레이어(Capping layer)를 증착하여 형성한다.
여기서, 상기 캡핑 레이어로는 도핑되지 않은 산화막 또는 저농도로 도핑된 BPSG막, PGS막, BSG막 중 어느 하나로 형성한다.
그리고, 820∼850℃의 질소 분위기에서 열처리 공정을 실시하여 상기 제 1 BPSG막(35)을 리플로우시킨다.
이어, CMP(Chemical Mechanical Polishing) 공정으로 상기 제 1 BPSG막(35)을 평탄화시킨다.
이때, 셀 영역 및 패리 영역의 게이트(32) 상부에 잔류하는 상기 제 1 BPSG막(35)이 500∼1000Å의 일정한 두께를 갖도록 평탄화 공정을 진행한다.
그리고, 도 3c에 도시된 바와 같이 상기 제 1 BPSG막(35)상에 2000∼3000Å의 두께로 제 2 BPSG막(36)을 증착한다.
그리고, 700∼850℃의 수증기 및 아르곤(Ar)이 포함된 질소(N2) 가스 분위기에서 열처리 공정을 실시하여 상기 제 2 BPSG막(36)을 리플로우(Reflow)시킨다.
그리고, 에치백(Etch-back) 공정으로 1000∼2000Å의 두께가 되도록 상기 제 2 BPSG막(36)을 제거한다.
그리고, 상기 제 2 BPSG막(36)의 도펀트가 외부로 확산되는 현상을 방지하기 위하여 상기 제 2 BPSG막(36)상에 산화막(37)을 증착한다.
그리고, 포토 및 식각 공정으로 셀 영역에 형성된 게이트(32) 사이의 반도체 기판(31)이 노출되도록 상기 산화막(37)과, 제 2 BPSG막(36)과, 제 1 BPSG막(35)과, 베리어막(34)을 선택적으로 제거하여 복수개의 콘택홀을 형성한다.
그리고, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리 실리콘막을 증착하고 전면을 에치백하여 상기 콘택홀에 플러그(38)를 형성하여 본 발명에 따른 반도체 소자를 완성한다.
상기한 본 발명의 반도체 소자는 상기 제 2 BPSG막(36)을 리플로우시키는 공정을 통하여 보이드 없이 갭필막을 형성할 수 있으므로, 도 4에 나타난 바와 같이, 이웃한 플러그(38)간에 전기적으로 연결되는 불량이 발생되지 않게 된다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 갭필막 내부에 보이드가 발생되지 않으므로 보이드로 인한 플러그간의 숏트 현상을 방지할 수 있다.
둘째, 제 2 BPSG막의 리플로우 공정을 통하여 패리 영역의 평탄도를 향상시킬 수 있다.
Claims (5)
- 셀 영역 및 패리 영역이 정의된 반도체 기판상에 복수개의 게이트를 형성하는 단계;상기 게이트 양측면에 절연막 측벽을 형성하고 상기 반도체 기판의 표면상에 베리어막을 형성하는 단계;상기 베리막상에 제 1 절연막을 증착하고 1차 열처리 공정을 실시하여 상기 제 1 절연막을 리플로우시킨 후에 상기 제 1 절연막의 표면을 평탄화시키는 단계;상기 제 1 절연막상에 제 2 절연막을 증착하고 2차 열처리 공정을 실시하여 상기 제 2 절연막을 리플로우시킨 후에 전면을 에치백하여 상기 제 2 절연막을 평탄화시키는 단계;상기 제 2 절연막상에 제 3 절연막을 형성하는 단계;상기 제 3 절연막과 제 2 절연막과 제 1 절연막과 베리어막을 관통하여 셀 영역의 반도체 기판에 연결되는 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막과 제 2 절연막은 BPSG막으로 형성하고, 상기 제 3 절연막은 산화막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 2차 열처리 공정은 700∼850℃의 수증기 및 아르곤이 포함된 질소 가스 분위기에서 실시함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막의 두께는 2000∼3000Å의 두께로 증착한 후에 에치백 공정으로 1000∼2000Å의 두께가 되도록 제거함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연막의 평탄화 공정은 상기 게이트 상부의 상기 제 1 절연막의 두께가 500∼1000Å이 되도록 실시함을 특징으로 하는 반도체 소자의 제조방법.
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| KR101037689B1 (ko) | 2004-01-08 | 2011-05-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조방법 |
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| KR970030483A (ko) * | 1995-11-16 | 1997-06-26 | 김광호 | 반도체장치의 제조방법(method of fabricating a semiconductor device) |
| JPH10223859A (ja) * | 1997-02-10 | 1998-08-21 | Sony Corp | 半導体装置の製造方法 |
| KR20000014004A (ko) * | 1998-08-17 | 2000-03-06 | 윤종용 | 고집적 반도체 장치의 접촉구 및 그 형성 방법 |
| KR20000032291A (ko) * | 1998-11-13 | 2000-06-15 | 윤종용 | 반도체 장치의 자기정렬 실리사이드 형성 방법 |
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2000
- 2000-12-20 KR KR1020000079165A patent/KR100630533B1/ko not_active IP Right Cessation
Patent Citations (4)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101037689B1 (ko) | 2004-01-08 | 2011-05-30 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020049857A (ko) | 2002-06-26 |
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