KR100855285B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 층간절연막에 기인하는 공정 마진 및 소자 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 게이트를 포함한 트랜지스터를 형성하는 단계, 상기 게이트 및 기판 상에 확산방지막을 증착하는 단계, 상기 확산방지막 상에 층간절연막을 증착하는 단계, 상기 층간절연막의 표면을 평탄화시키는 단계, 및 상기 층간절연막 및 확산방지막을 식각하여 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 층간절연막은, USG와 FSG의 적층막으로 형성하되, 1단계에서는 USG를 증착하고, 2단계에서는 FSG를 증착하며, 3단계에서는 USG를 증착하는 3단계의 증착 공정을 통해 형성하며, 상기 3단계 증착 공정을 통해 형성하는 경우 1단계에서는 USG를 증착하고, 2단계에서는 FSG를 증착하며, 3단계에서는 USG를 증착한다. 여기서, 상기 FSG막은 막 내의 플루오린(F) 농도가 4∼8%가 되도록 하며, 유전율은 3.6 이하를 유지하도록 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 실리콘 기판 2 : 소자분리막

3 : 게이트 4 : 확산방지막

5 : FSG막 6 : 콘택홀

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 층간절연막에 기인하는 공정 마진 및 소자 특성 저하를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.

현재 대부분의 반도체 제조 공정에서는 게이트들 사이의 절연 물질로서, 즉, 층간절연 물질로서 매립(gap-fill) 및 평탄화 특성이 양호한 BPSG를 사용하고 있다.

또한, 상기 BPSG를 절연 물질로 사용하게 되면, 게이트 형성후의 열공정시에 상기 BPSG에 함유되어 있는 붕소(B) 및 인(P)이 실리콘 기판 내에 확산되어 기판 불순물 농도의 변동을 일으키는 바, 이러한 문제를 방지하기 위해, 아울러, 고집적화에 따른 보더리스 콘택(borderless contact) 마진을 확보하기 위해, 상기 BPSG의 형성 전에 기판의 전면 상에 실리콘 질화막을 증착하고 있다.

자세하게, 종래 기술에 따른 비트라인 콘택 형성 단계까지의 공정을 설명하면 다음과 같다.

먼저, 실리콘 기판의 적소에 STI(Shallow Trench Isolation) 공정에 따라 트렌치형의 소자분리막들을 형성하고, 기판 상에 게이트 및 소오스/드레인 영역을 포함한 트랜지스터를 형성한다.

그런다음, 상기 트랜지스터를 포함한 기판의 전 영역 상에 실리콘 질화막을 증착하고, 상기 실리콘 질화막 상에 층간절연 물질로서 BPSG막을 증착한다.

이어서, 상기 BPSG막을 식각하여 콘택홀들을 형성하고, 상기 콘택홀을 포함한 BPSG막 상에 베리어막 및 텅스텐막을 차례로 증착한다.

이후, 상기 텅스텐막과 베리어막을 CMP(Chemical mechanical Polishing)하여 비트라인용 콘택플러그를 형성한 후, 후속의 비트라인 형성 공정을 진행한다.

그러나, 층간절연 물질로서 BPSG를 사용하는 경우, 다음과 같은 문제점이 발생된다.

우선, 소자의 크기가 작아짐에 따라 상대적으로 층간절연막의 두께가 두꺼워지면서 콘택을 형성하는 포토 공정에서 포토레지스트 마진(nargin)이 부족하고, 식 각 공정에서 양호한 프로파일(profile)을 구현하기 어렵다. 또한, 콘택플러그 형성시에는 베리어막의 증착이 어려울 뿐만 아니라, 텅스텐에 의한 콘택홀의 완전 매립이 이루어지지 못하여, 콘택플러그의 저항 증가가 유발된다.

반면, 층간절연막의 두께가 얇아지면, 이웃하는 배선들 사이 및 상하 배선들 사이의 기생 용량이 증가하여 신호 지연 현상이 유발된다.

게다가, BPSG는 막 특성상 그의 치밀화(desification)를 위해 증착후에 고온 어닐링을 해주어야 하는데, 이러한 고온 어닐링 과정에서 소자 특성이 변동 및 저하될 수 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 층간절연막에 기인하는 소자 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 게이트를 포함한 트랜지스터를 형성하는 단계, 상기 게이트 및 기판 상에 확산방지막을 증착하는 단계, 상기 확산방지막 상에 층간절연막을 증착하는 단계, 상기 층간절연막의 표면을 평탄화시키는 단계, 및 상기 층간절연막 및 확산방지막을 식각하여 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 층간절연막은, USG와 FSG의 적층막으로 형성하되, 1단계에서는 USG를 증착하고, 2단계에서는 FSG를 증착하며, 3단계에서는 USG를 증착하는 3단계의 증착 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.

여기서, 상기 3단계 증착 공정을 통해 형성하는 경우, 1단계에서는 400∼600Å 두께로 USG를 증착하고, 2단계에서는 4800∼5200Å 두께로 FSG를 증착하며, 3단계에서는 표면 평탄화 후의 잔류 두께가 400∼600Å이 되는 두께로 USG를 증착한다.

또한, 상기 FSG막은 막 내의 플루오린(F) 농도가 4∼8%가 되도록 하며, 아울러, 유전율이 3.7 이하를 유지하도록 한다.

본 발명에 따르면, BPSG 보다 유전율이 낮은 FSG를 층간절연 물질로 이용함으로써 층간절연막 두께를 낮출 수 있으며, 이에 따라, 후속 공정의 마진을 확보할 수 있어서 층간절연막에 기인하는 소자 특성 저하를 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 실리콘 기판(1)의 적소에 STI 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막들(2)을 형성한다. 그런다음, 상기 소자분리막들(2)을 포함한 기판의 전 영역 상에 게이트 산화막 및 게이트 도전막을 차례로 형성하고, 이들을 패터닝하여 기판(1) 상에 게이트(3)를 형성한다.

이어서, 도시하지는 않았으나, 공지의 LDD 이온주입 공정과, 스페이서 형성 공정 및 소오스/드레인 이온주입 공정을 차례로 수행하여 상기 게이트 양측의 기판 표면에 LDD 영역을 갖는 소오스/드레인 영역을 형성하고, 이를 통해, 트랜지스터를 형성한다.

그 다음, 상기 게이트(3)를 포함한 기판(1)의 전 영역 상에 보더리스 콘택 마진을 확보하면서 기판 내부로 불순물이 외방-확산되는 것을 방지하기 위해 확산방지막(4)을 증착한다. 여기서, 상기 확산방지막(4)은 바람직하게 실리콘 질화막으로 형성하며, 실리콘 과다 산화막(silicon rich oxide)으로 형성하는 것도 가능하다.

도 1b를 참조하면, 상기 단계까지의 기판 결과물 상에 층간절연 물질로서 FSG(Fluorine doped Silica Glass)막(5)을 증착한다. 이때, 상기 FSG막(5)은 3단계로 나누어 증착하며, 증착 초기인 1단계 증착시에는 플루오린(fluorine)이 함유되지 않은 USG(Undoped Silica Glass)로 증착하고, 2단계 증착시에는 게이트를 완전히 덮을 수 있을 정도의 두께로 플루오린이 함유된 FSG로 증착하며, 3단계 증착시에는 인-시튜(in-situ)로 플루오린을 함유하지 않는 USG로 증착한다.

여기서, 하부 USG는 플라즈마 데미지를 받지 않는 버퍼막으로서의 역할을 위해 증착하는 것으로, 400∼600Å, 바람직하게는 500Å 두께로 증착한다. FSG는 4800∼5200Å, 바람직하게 5000Å 두께로 증착한다. 상부 USG는 플로우린(F)이 확산되어 베리어막 물질인 Ti와 반응하지 않도록 하고, 특히, 콘택플러그 물질인 텅스텐의 CMP시에 FSG막이 드러나지 않도록 하기 위해 증착해 준 것으로, 실리콘 과다 산화막으로 증착함이 바람직하며, 아울러, CMP 후에 대략 400∼600Å, 바람직하 게는 500Å 정도가 남을 수 있는 두께로 증착한다.

상기 하부 USG, FSG 및 상부 USG를 포함한 전체 FSG막(5)은 막 내의 플루오린(F)의 농도가 4∼8% 정도가 되도록 하며, 아울러, 그 유전율은 3.7 이하를 유지하도록 한다.

또한, 상기 FSG막(5)은 2단계로 나누어 증착할 수 있으며, 증착 초기인 1단계에서는 USG로 증착하고, 2단계에서는 FSG로 증착하며, 그 증착 두께는 각각 400∼600Å, 바람직하게는 500Å, 그리고, 5400∼5600Å, 바람직하게는 5500Å 정도가 되도록 한다. 이때, 상기 2단계의 증착은 FSG가 베리어막 물질인 Ti와 반응하지 않아 데미지가 없는 경우에만 적용 가능하다

도 1c를 참조하면, 상기 FSG막(5)의 표면, 즉, USG로 증착된 FSG막(5)의 표면을 상기 USG가 500Å 정도 남도록 CMP하고, 이를 통해, 그 표면을 평탄화시킨다.

그런다음, 상기 평탄화된 FSG막(5) 상에 포토리소그라피 공정에 따라 콘택홀 형성 영역을 한정하는 레지스트 패턴(도시안됨)을 형성한 후, 이러한 레지스트 패턴을 식각 장벽으로 이용해서 노출된 FSG막 부분 및 그 아래의 확산방지막 부분을 식각하여 기판(1)의 소정 영역을 노출시키는 콘택홀들(6)을 형성한다.

이후, 도시하지는 않았으나, 상기 레지스트 패턴을 제거한 상태에서, 콘택홀(6)을 포함한 FSG막(5) 상에 상기 콘택홀(6)을 매립하도록 Ti/TiN의 베리어막과 텅스텐막을 차례로 증착하고, 이어, 상기 텅스텐막 및 베리어막을 CMP하여 콘택플러그를 형성한다. 그리고나서, 공지의 후속 공정을 진행한다.

전술한 바와 같은 본 발명의 방법에 있어서, USG/FSG/USG의 적층으로 이루어 진 FSG막은 대략 6000Å 정도의 두께를 갖는 바, 7000∼8000Å 두께의 BPSG를 증착하는 종래에 비해 낮은 두께로 증착될 수 있다. 이것은 FSG막이 BPSG막 보다 유전율이 작기 때문에 가능한 것이다.

따라서, 본 발명은 층간절연막의 두께 감소에 따른 신호 지연 현상을 염려할 필요가 없으므로, FSG막으로 이루어진 층간절연막의 두께를 낮출 수 있는 것과 관련해서, 후속하는 포토리소그라피 공정시 포토레지스트 마진을 향상시킬 수 있고, 또한, 식각 공정에서 안정적인 식각 프로파일을 구현할 수 있다. 게다가, BPSG막은 그 증착후에 고온 어닐링을 필요로 하지만, FSG막은 고온 어닐링을 수행할 필요가 없기 때문에 써멀 버짓(thermal bufjet)을 줄일 수 있고, 그래서, 소자 특성의 저하도 방지할 수 있다. 아울러, 플루오린(F)은 게터링(gattering)의 기능을 하므로, 소자 특성을 더욱 향상시킬 수 있다.

이상에서와 같이, 본 발명은 층간절연 물질로서 유전율이 낮은 FSG막을 형성해 줌으로써 신호 지연 현상의 발생없이 층간절연막의 두께를 낮출 수 있으며, 이에 따라, 후속의 포토리소그라피 공정 마진을 확보할 수 있어서 소자 특성을 향상시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

1. 실리콘 기판 상에 게이트를 포함한 트랜지스터를 형성하는 단계, 상기 게이트 및 기판 상에 확산방지막을 증착하는 단계, 상기 확산방지막 상에 층간절연막을 형성하는 단계, 상기 층간절연막의 표면을 평탄화시키는 단계, 및 상기 층간절연막 및 확산방지막을 식각하여 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,

   상기 층간절연막은, USG와 FSG의 적층막으로 형성하되, 1단계에서는 USG를 증착하고, 2단계에서는 FSG를 증착하며, 3단계에서는 USG를 증착하는 3단계의 증착 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 삭제
3. 삭제
4. 삭제
5. 제 1 항에 있어서, 상기 1단계 USG는 400∼600Å 두께로 증착하고, 2단계 FSG는 4800∼5200Å 두께로 증착하며, 3단계 USG는 표면 평탄화 후의 잔류 두께가 400∼600Å이 되는 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서, 상기 FSG막은 막 내의 플루오린(F) 농도가 4∼8%가 되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 1 항에 있어서, 상기 FSG막은 유전율이 3.7 이하를 유지하도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.

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