KR20210138927A - 반도체 장치 제조방법 - Google Patents

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KR20210138927A
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하민호
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Abstract

본 실시예들은 절연층의 유전율 감소를 통해 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공한다. 본 실시예에 따른 반도체 장치 제조 방법은 저유전층을 형성하는 단계; 상기 저유전층을 식각하여 패턴을 형성하는 단계; 및 상기 패턴 표면에 탄소 함유 물질을 주입하는 단계를 포함할 수 있다.

Description

반도체 장치 제조방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 탄소 함유 절연층을 포함하는 반도체 장치 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 금속배선의 폭 및 콘택 면적이 감소하여 콘택 저항을 비롯한 금속배선의 저항이 점차 증가하며, 금속배선 및 콘택 플러그 간의 간격이 좁아짐에 따라 금속배선 사이의 절연층으로 인해 유발되는 기생 캐패시턴스가 증가하는 문제점이 있다.
이를 위해, 금속배선 사이에 저유전율을 갖는 절연층을 적용하고 있으나, 공정에 따른 유전율 상승 및 영률 감소 등의 문제가 여전히 존재한다.
본 실시예들은 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치 제조 방법은 저유전층을 형성하는 단계; 상기 저유전층을 식각하여 패턴을 형성하는 단계; 및 상기 패턴 표면에 탄소 함유 물질을 주입하는 단계를 포함할 수 있다.
또한, 본 실시예에 따른 반도체 장치 제조 방법은 탄소 함유 저유전층을 형성하는 단계; 상기 저유전층을 1차 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면에 탄소 함유 물질을 주입하는 단계; 및 상기 트렌치 저면의 저유전층을 2차 식각하여 비아를 형성하는 단계를 포함할 수 있다.
또한, 본 실시예에 따른 반도체 장치 제조 방법은 절연층을 형성하는 단계; 상기 절연층에 탄소 함유 물질을 주입하는 단계; 상기 탄소 함유 절연층을 1차 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치 저면의 탄소 함유 절연층을 2차 식각하여 비아를 형성하는 단계를 포함할 수 있다.
또한, 본 실시예에 따른 반도체 장치는 기판 상부에 형성된 제1도전층; 상기 제1도전층 상에 형성된 트렌치 및 비아를 포함하는 저유전층; 상기 트렌치 및 비아에 매립된 제2도전층; 및 상기 제2도전층과 접하는 상기 제2도전층의 트렌치 표면에 형성된 탄소 주입 영역을 포함할 수 있다.
본 실시예들은 탄소 함유 물질의 주입 공정을 통해 절연층의 유전율 감소시키고, 손상에 의한 절연층의 유전율 증가를 억제하여 반도체 장치의 신뢰성을 개선하는 효과가 있다.
도 1a 내지 도 1f는 본 실시예에 따른 반도체 장치 제조 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2g는 본 실시예에 따른 반도체 장치 제조 방법의 다른 실시예를 나타내는 공정 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a 내지 도 1f는 본 실시예에 따른 반도체 장치 제조 방법의 다른 실시예를 나타내는 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 제1금속배선(13)이 매립된 제1절연층(12)이 형성될 수 있다.
반도체 기판(11)은 게이트, 비트라인 및 캐패시터 등의 하부 구조물(미도시)이 형성된 반도체 기판일 수 있다. 반도체 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 반도체 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(11)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대, GaAs와 같은 화합물 반도체 기판을 포함할 수도 있다. 반도체 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1절연층(12)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제1금속배선(13)은 도전물질을 포함할 수 있다. 제1금속배선(13)은 금속물질을 포함할 수 있다. 제1금속배선(13)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
이어서, 제1금속배선(13)을 포함하는 제1절연층(12) 상에 식각정지층(14)이 형성될 수 있다. 식각정지층(14)은 제1금속배선(13)의 확산을 방지하기 위한 배리어 역할도 할 수 있다. 식각정지층(14)은 실리콘질화물 또는 실리콘카본을 포함할 수 있다.
이어서, 식각정지층(14) 상에 제2절연층(15)을 형성할 수 있다. 제2절연층(15)은 저유전 상수를 갖는 절연층(low-k dielectric)일 수 있다. 제2절연층(15)은 실리콘 산화막(SiO2)에 비해 더 낮은 유전상수를 갖는 유전물질, 바람직하게는 유전상수가 3.5 이하의 값을 가진 물질일 수 있다. 제2절연층(15)은 탄소를 함유하는 저유전층일 수 있다. 제2절연층(15)은 탄소가 15％∼30％로 함유된 유기실리케이트(OSG: organosilicate glass)일 수 있으나, 탄소 함유량이 이에 한정되지는 않는다. 제2절연층(15)은 예를 들어, SiCOH일 수 있다. SiCOH는 Si-C-O-H의 혼합물로서, 막 내에 전기적 분극성이 작은 원자인 수소(H)나 탄소(C)를 많이 함유할수록 유전상수가 낮아지는 특징을 갖는 물질이다.
다른 실시예에서, 제2절연층(15)은 식각정지층(14) 상에 실리콘 산화물을 형성한 후, 실리콘 산화물에 탄소 함유 물질의 주입 공정을 진행하여 유전 상수가 낮아진 저유전층을 포함할 수 있다. 예를 들어, 제2절연층(15)은 식각정지층(14) 상에 TEOS(Tetra Ethyl Ortho Silicate)를 형성한 후, TEOS에 탄소 함유 물질의 주입 공정을 진행한 저유전층을 포함할 수 있다. 예를 들어, 제2절연층(15)은 탄소가 15％∼40％로 함유된 TEOS를 포함할 수 있으나, 탄소의 함유량이 이에 한정되지는 않는다.
TEOS에 탄소 함유 물질의 주입 공정을 진행하는 공정은 이하 도 2a 및 도 2b에서 자세히 설명하기로 한다.
이어서, 제2절연층(15) 상에 제1 및 제2하드마스크(16, 17)를 형성할 수 있다. 제1 및 제2하드마스크(16, 17)는 제2절연층(15)과 식각선택비를 갖는 물질을 포함할 수 있다. 제1 및 제2하드마스크(16, 17)는 쉽게 제거 가능한 물질을 포함할 수 있다. 제1 및 제2하드마스크(16, 17)는 서로 다른 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1하드마스크(16)는 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있고, 제2하드마스크(16)는 SOC(Spin On Carbon)를 포함할 수 있다.
제1 및 제2하드마스크(16, 17)에 의해 트렌치 영역이 오픈될 수 있다. 제1 및 제2하드마스크(16, 17)에 의해 정의된 트렌치 영역은 제1금속배선(13)과 오버랩될 수 있다.
도 1b에 도시된 바와 같이, 제1 및 제2하드마스크(16, 17)에 의해 노출된 제2절연층(15)을 식각하여 트렌치(18)를 형성할 수 있다. 트렌치(18)는 제2금속배선이 형성되는 영역으로, 제2절연층(15)을 일정 깊이 식각하여 형성할 수 있다. 트렌치(18)를 형성하기 위한 식각 공정에서 제2절연층(15)의 식각면이 손상되며, 이로 인해 제2절연층(15) 내에 함유된 탄소가 일부 손실될 수 있다. 트렌치(18) 표면의 탄소 손실, 즉, 트렌치(18)를 이루는 제2절연층(15)의 표면의 탄소 손실에 따라, 제2절연층(15) 표면의 유전율이 증가할 수 있다. 또한, 도시되지 않았으나, 식각에 의해 트렌치(18)의 표면에 대미지층(Damage layer)이 형성될 수 있다.
도 1c에 도시된 바와 같이, 제2하드마스크(17, 도 1b 참조)를 제거할 수 있다. 식각선택비에 의해 제1하드마스크(16)는 제거되지 않고, 제2절연층(15) 상에 그대로 잔류할 수 있다.
이어서, 제2절연층(15)에 탄소 함유 물질의 주입 공정(100)을 진행할 수 있다. 탄소 함유 물질의 주입 공정(100)은 도 1b의 트렌치(18) 형성 공정에 의한 제2절연층(15) 표면의 유전율 증가를 억제하는 역할을 할 수 있다. 상술한 식각 공정에서 트렌치(18) 표면에 대미지층(미도시)이 형성되는 경우, 대미지층이 탄소 함유 물질의 주입 공정(100)시의 희생층 역할을 할 수 있다. 도시되지 않았으나, 대미지층은 탄소 함유 물질의 주입 공정(100)이 완료된 후에 세정 공정 등을 통해 제거될 수 있다.
탄소 함유 물질의 주입 공정(100)에서, 탄소 함유 물질은 탄소를 포함할 수 있다. 탄소 함유 물질의 주입 공정(100)은 이온주입 공정을 포함할 수 있다. 탄소 함유 물질의 주입 공정(100)은 탄소 틸트 이온주입으로 진행할 수 있다. 제1하드마스크(16)는 탄소 함유 물질의 주입 공정(100)시 제2절연층(15)의 상부면을 보호하는 희생층 역할을 할 수 있다. 또한, 제1하드마스크(16)를 실리콘산화물(예컨대, TEOS)로 형성하는 경우, 탄소 함유 물질의 주입 공정(100)에 의해 제1하드마스크(16)의 유전율이 낮아져 저유전층을 형성할 수 있으므로, 제1하드마스크(16)의 제거 공정을 생략할 수 있다.
탄소 함유 물질의 주입 공정(100)에 따라, 트렌치(18) 표면 즉, 트렌치(18)를 이루는 제2절연층(15)의 표면에 탄소 주입 영역(15D)이 형성될 수 있다. 탄소 주입 영역(15D)의 탄소 함유량은 제2절연층(15) 내의 탄소 함유량과 동일하거나 많을 수 있다. 따라서, 제2절연층(15) 표면의 유전율 증가를 억제할 수 있다.
도 1d에 도시된 바와 같이, 트렌치(18)를 포함하는 제2절연층(15) 상에 제3하드마스크(19)를 형성할 수 있다. 제3하드마스크(19)는 제1하드마스크(16) 및 제2절연층(15)과 식각선택비를 갖는 물질을 포함할 수 있다. 제3하드마스크(19)는 쉽게 제거 가능한 물질을 포함할 수 있다. 제3하드마스크(19)는 예를 들어, SOC(Spin On Carbon)를 포함할 수 있다.
이어서, 제3하드마스크(19)에 의해 노출된 트렌치(18) 저면의 제2절연층(15) 및 식각정지층(14)을 식각하여 제1금속배선(13)을 노출시키는 비아(20)를 형성할 수 있다. 비아(20)는 제1금속배선(13)과 제2금속배선(미도시)을 연결하기 위한 콘택 역할을 할 수 있다. 비아(20)의 폭은 트렌치(18)의 폭보다 좁게 형성될 수 있다. 제3하드마스크(19)에 의해 트렌치(18) 측벽 및 저면 일부의 탄소 주입 영역(15D)은 노출되지 않고, 보호될 수 있다.
도 1e에 도시된 바와 같이, 제3하드마스크(19, 도 1d 참조)를 제거할 수 있다. 따라서, 제2절연층(15)에 서로 폭이 다르게 형성된 비아(20) 및 트렌치(18)로 구성된 듀얼 다마신 구조가 형성될 수 있다.
이어서, 제2절연층(15)에 열처리(101)를 진행할 수 있다. 열처리(101)는 제2절연층(15)의 식각 표면을 큐어링(curing)하기 위한 것으로, 수소 또는 질소 분위기에서 진행할 수 있다. 열처리(101)에 의해 트렌치(18) 및 비아(20) 표면 즉, 트렌치(18) 및 비아(20)를 이루는 제2절연층(15)의 표면이 큐어링될 수 있다. 이때, 탄소 주입 영역(15D, 도 1c 참조)은 탄소 리커버리 영역(15R)이 될 수 있다.
도 1f에 도시된 바와 같이, 비아(20) 및 트렌치(18)를 매립하는 제2금속배선(22)을 형성할 수 있다. 제2금속배선(22)과 제2절연층(15) 사이에는 배리어층(21)이 형성될 수 있다.
제2금속배선(22)은 비아(20) 및 트렌치(18)를 포함하는 제2절연층(15)의 전면에 배리어층(21)을 형성하고, 배리어층(21) 상에 비아(20) 및 트렌치(18)를 매립하는 도전물질을 형성한 후, 제2절연층(15)의 상부면이 노출되도록, 도전물질 및 배리어층(21)을 식각하는 일련의 공정을 통해 형성될 수 있다. 이때, 도전물질 및 배리어층(21)을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch back) 등으로 진행할 수 있다.
배리어층(21)은 제2금속배선(22)의 확산방지 역할을 할 수 있다. 배리어층(21)은 Ta, TaN, TiN, WN 및 W-Si-N으로 구성되는 그룹 중에서 선택된 적어도 어느 하나의 물질로 형성될 수 있다. 제2금속배선(22)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
본 실시예에서는, 제2금속배선(22) 형성시 제1하드마스크(16, 도 1e 참조)를 함께 제거하였으나, 제1하드마스크(16, 도 1e 참조)를 제거하지 않고 후속 공정을 그대로 진행할 수도 있다.
도 2a 내지 도 2g는 본 실시예에 따른 반도체 장치 제조 방법의 다른 실시예를 나타내는 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 제1금속배선(33)이 매립된 제1절연층(32)이 형성될 수 있다.
반도체 기판(31)은 게이트, 비트라인 및 캐패시터 등의 하부 구조물(미도시)이 형성된 반도체 기판일 수 있다. 반도체 기판(31)은 실리콘을 함유하는 물질로 이루어질 수 있다. 반도체 기판(31)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(31)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대, GaAs와 같은 화합물 반도체 기판을 포함할 수도 있다. 반도체 기판(31)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1절연층(32)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제1금속배선(33)은 도전물질을 포함할 수 있다. 제1금속배선(33)은 금속물질을 포함할 수 있다. 제1금속배선(33)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
이어서, 제1금속배선(33)을 포함하는 제1절연층(32) 상에 식각정지층(34)이 형성될 수 있다. 식각정지층(34)은 제1금속배선(33)의 확산을 방지하기 위한 배리어 역할도 할 수 있다. 식각정지층(34)은 실리콘질화물 또는 실리콘카본을 포함할 수 있다.
이어서, 식각정지층(34) 상에 제2절연층(35)을 형성할 수 있다. 제2절연층(35)은 저유전 상수를 갖는 절연층(low-k dielectric)일 수 있다. 제2절연층(35)은 실리콘 산화막(SiO2)에 비해 더 낮은 유전상수를 갖는 유전물질, 바람직하게는 유전상수가 3.5 이하의 값을 가진 물질일 수 있다. 제2절연층(35)은 탄소를 함유하는 저유전층일 수 있다. 제2절연층(35)은 탄소가 1％∼30％로 함유된 유기실리케이트(OSG: organosilicate glass)일 수 있다. 제2절연층(35)은 예를 들어, SiCOH일 수 있다. SiCOH는 Si-C-O-H의 혼합물로서, 막 내에 전기적 분극성이 작은 원자인 수소(H)나 탄소(C)를 많이 함유할수록 유전상수가 낮아지는 특징을 갖는 물질이다.
다른 실시예로, 제2절연층(35)은 탄소 이온주입에 의해 유전 상수를 낮출 수 있는 실리콘 산화물을 포함할 수 있다. 예를 들어, 제2절연층(35)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다.
도 2b에 도시된 바와 같이, 제2절연층(35)에 탄소 함유 물질의 주입 공정(300)을 진행할 수 있다.
탄소 함유 물질의 주입 공정(300)을 진행하기 전에, 제2절연층(35) 상에 희생층(미도시)을 형성할 수 있다. 희생층(미도시)은 탄소 함유 물질의 주입 공정(300)시에 제2절연층(35)의 상부면을 보호하기 위한 역할을 할 수 있다. 희생층(미도시)은 제2절연층(35)의 막 성질 변화를 방지하기 위하여 저온에서 형성할 수 있다. 희생층(미도시)은 저온 산화물을 포함할 수 있다. 예를 들어, 희생층(미도시)은 ULTO(Ultra Low Temperature Oxide)를 포함할 수 있다. 다른 실시예로, 희생층(미도시)은 낮은 두께로 형성이 가능한 저온 산화물을 포함할 수 있다. 또 다른 실시예로 희생층(미도시)은 질화물을 포함할 수 있다.
탄소 함유 물질의 주입 공정(300)은 이온주입 공정을 포함할 수 있다. 탄소 함유 물질의 주입 공정(300)에서 탄소 함유 물질은 탄소를 포함할 수 있다. 탄소 함유 물질의 주입 공정(300)은 후속 열처리시 주입된 탄소가 막 내에 고르게 분포 할 수 있는 타겟으로 진행할 수 있다. 예를 들어, 탄소 함유 물질의 주입 공정(300)은 1500Å∼2000Å의 Rp로 진행할 수 있으나, 이에 한정되지 않으며, 제2절연층(35)의 두께에 따라 조절될 수 있다.
탄소 함유 물질의 주입 공정(300)은 제2절연층(35)의 종류에 따라 탄소 주입 농도를 다르게 진행할 수 있다. 탄소 함유 물질의 주입 공정(300)은 제2절연층(35)이 탄소를 포함하는 저유전층인 경우, 후속 식각 공정시 손실되는 탄소의 양을 보상할 수 있도록, 탄소 주입 농도를 조절할 수 있다. 다른 실시예로, 탄소 함유 물질의 주입 공정(300)은 제2절연층(35)이 TEOS로 형성된 경우, 제2절연층(35)이 탄소를 포함하는 저유전층인 경우보다 탄소 주입 농도를 더 크게 조절할 수 있다. 즉, 제2절연층(35)이 TEOS로 형성된 경우, 탄소 주입 농도를 크게 하여 제2절연층(35) 막 자체의 유전율을 감소시킬 수 있다.
이어서, 희생층(미도시)를 제거할 수 있다. 따라서, 주입 공정(300)에 의해 희생층의 표면 또는 모폴로지(morphology)의 손상으로, 후속 패터닝시 광원의 산란이 유발되는 문제를 방지할 수 있다. 다른 실시예로, 희생층(미도시)을 제거하지 않고, 후속 금속배선 형성을 위한 CMP(Chemical Mechanical Polishing) 공정에서 함께 제거할 수도 있다.
도 2c에 도시된 바와 같이, 제2절연층(35) 상에 제1하드마스크(36)을 형성할 수 있다. 제1하드마스크(36)는 제2절연층(35)과 식각선택비를 갖는 물질을 포함할 수 있다. 제1하드마스크(36)는 쉽게 제거 가능한 물질을 포함할 수 있다. 예를 들어, 제1하드마스크(36)는 SOC(Spin On Carbon)를 포함할 수 있다. 다른 실시예로, 제1하드마스크(36)는 식각선택비가 서로 다른 하드마스크의 적층구조를 포함할 수 있다. 예를 들어, 제1하드마스크(36)는 TEOS(Tetra Ethyl Ortho Silicate) 및 SOC(Spin On Carbon)의 적층구조를 포함할 수 있다.
제1하드마스크(36)에 의해 트렌치 영역이 오픈될 수 있다. 제1하드마스크(36)에 의해 정의된 트렌치 영역은 제1금속배선(33)과 오버랩될 수 있다.
이어서, 제1하드마스크(36)에 의해 노출된 제2절연층(35)을 식각하여 트렌치(37)를 형성할 수 있다. 트렌치(37)는 제2금속배선이 형성되는 영역으로, 제2절연층(35)을 일정 깊이 식각하여 형성할 수 있다. 트렌치(37)를 형성하기 위한 식각 공정에서 제2절연층(35)의 식각면이 손상되며, 이로 인해 제2절연층(35) 내에 함유된 탄소가 일부 손실될 수 있다. 트렌치(37) 표면의 탄소 손실, 즉, 트렌치(37)를 이루는 제2절연층(35)의 표면의 탄소 손실에 따라, 제2절연층(35)의 유전율이 증가할 수 있으나, 도 2b의 탄소 함유 물질의 주입 공정에 의해 제2절연층(35) 내에 주입된 탄소 함유 물질이 후속 열처리 공정을 통해 제2절연층(35) 내에 균일한 탄소 농도를 이루도록 함으로써 제2절연층(35)의 유전율 증가를 방지할 수 있다. 이에 대하여는, 이하 열처리 공정 단계에서 자세히 설명하기로 한다.
다른 실시예로, 트렌치(37) 형성 후, 도 1c와 같이 트렌치(37) 표면에 탄소 함유 물질의 주입 공정을 추가로 진행할 수도 있다.
도 2d에 도시된 바와 같이, 제1하드마스크(36, 도 2c 참조)를 제거할 수 있다.
이어서, 트렌치(37)를 포함하는 제2절연층(35) 상에 제2하드마스크(38)를 형성할 수 있다. 제2하드마스크(38)는 제2절연층(35)과 식각선택비를 갖는 물질을 포함할 수 있다. 제2하드마스크(38)는 쉽게 제거 가능한 물질을 포함할 수 있다. 제2하드마스크(38)는 예를 들어, SOC(Spin On Carbon)를 포함할 수 있다.
이어서, 제2하드마스크(38)에 의해 노출된 트렌치(37) 저면의 제2절연층(35) 및 식각정지층(34)을 식각하여 제1금속배선(33)을 노출시키는 비아(39)를 형성할 수 있다. 비아(39)는 제1금속배선(33)과 제2금속배선(미도시)을 연결하기 위한 콘택 역할을 할 수 있다. 비아(39)의 폭은 트렌치(37)의 폭보다 좁게 형성될 수 있다. 제2하드마스크(38)에 의해 트렌치(37) 측벽 및 저면이 보호되어 제2절연층(35)의 추가 손상 및 그에 따른 탄소 손실을 방지할 수 있다.
도 2e에 도시된 바와 같이, 제2하드마스크(38, 도 2d 참조)를 제거할 수 있다. 따라서, 제2절연층(35)에 서로 폭이 다르게 형성된 비아(39) 및 트렌치(37)로 구성된 듀얼 다마신 구조가 형성될 수 있다.
도 2f에 도시된 바와 같이, 제2절연층(35)에 열처리(301)를 진행할 수 있다. 열처리(301)는 제2절연층(35)의 식각 표면을 큐어링(curing)하기 위한 것으로, 수소 또는 질소 분위기에서 진행할 수 있다. 열처리(301)에 의해 트렌치(37) 및 비아(39) 표면 즉, 트렌치(37) 및 비아(39)를 이루는 제2절연층(35)의 표면이 큐어링될 수 있다. 또한, 동시에 도 2b에서 제2절연층(35) 내에 주입된 탄소가 제2절연층(35) 내에 균일하게 분포함으로써, 트렌치(37) 및 비아(39) 식각시 제2절연층(35)의 손상에 따른 탄소 손실에 의한 유전율 증가를 억제할 수 있다.
도 2g에 도시된 바와 같이, 비아(39) 및 트렌치(37)를 매립하는 제2금속배선(41)을 형성할 수 있다. 제2금속배선(41)과 제2절연층(35) 사이에는 배리어층(40)이 형성될 수 있다.
제2금속배선(41)은 비아(39) 및 트렌치(37)를 포함하는 제2절연층(35)의 전면에 배리어층(40)을 형성하고, 배리어층(40) 상에 비아(39) 및 트렌치(37)를 매립하는 도전물질을 형성한 후, 제2절연층(35)의 상부면이 노출되도록, 도전물질 및 배리어층(40)을 식각하는 일련의 공정을 통해 형성될 수 있다. 이때, 도전물질 및 배리어층(40)을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch back) 등으로 진행할 수 있다. 도 2b에서 탄소 함유 물질의 주입 공정 이후에 희생층(미도시) 제거 공정을 진행하지 않은 경우, 희생층은 도전물질 및 배리어층(40)을 식각하는 공정에서 함께 제거될 수 있다.
배리어층(40)은 제2금속배선(41)의 확산방지 역할을 할 수 있다. 배리어층(40)은 Ta, TaN, TiN, WN 및 W-Si-N으로 구성되는 그룹 중에서 선택된 적어도 어느 하나의 물질로 형성될 수 있다. 제2금속배선(41)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11 : 반도체 기판 12 : 제1절연층
13 : 제1금속배선 14 : 식각정지층
15 : 제2절연층 15R : 탄소 리커버리 영역
18 : 트렌치 20 : 비아
21 : 배리어층 22 : 제2금속배선

Claims (16)

  1. 저유전층을 형성하는 단계;
    상기 저유전층을 식각하여 패턴을 형성하는 단계; 및
    상기 패턴 표면에 탄소 함유 물질을 주입하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 탄소 함유 물질을 주입하는 단계는,
    탄소 틸트 이온주입을 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 탄소 함유 물질을 주입하는 단계 이후에,
    상기 저유전층에 열처리 진행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 열처리는 수소 또는 질소 분위기에서 진행하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 저유전층을 형성하는 단계는,
    절연층을 형성하는 단계; 및
    상기 절연층의 유전율 감소를 위해 상기 절연층에 탄소 함유 물질을 주입하여 저유전층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 절연층은 실리콘산화물 또는 탄소 함유 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  7. 탄소 함유 저유전층을 형성하는 단계;
    상기 저유전층을 1차 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 표면에 탄소 함유 물질을 주입하는 단계; 및
    상기 트렌치 저면의 저유전층을 2차 식각하여 비아를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 탄소 함유 물질을 주입하는 단계는,
    틸트 이온주입을 포함하는 반도체 장치 제조 방법.
  9. 제7항에 있어서,
    상기 저유전층은 탄소 함유 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  10. 절연층을 형성하는 단계;
    상기 절연층에 탄소 함유 물질을 주입하는 단계;
    상기 탄소 함유 절연층을 1차 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치 저면의 탄소 함유 절연층을 2차 식각하여 비아를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 비아를 형성하는 단계 이후에,
    상기 열처리를 진행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 절연층을 형성하는 단계 이후에,
    상기 절연층 상에 희생층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  13. 제10항에 있어서,
    상기 절연층은 실리콘산화물 또는 탄소 함유 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  14. 기판 상부에 형성된 제1도전층;
    상기 제1도전층 상에 형성된 트렌치 및 비아를 포함하는 저유전층;
    상기 트렌치 및 비아에 매립된 제2도전층; 및
    상기 제2도전층과 접하는 상기 제2도전층의 트렌치 표면에 형성된 탄소 주입 영역
    을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 저유전층은 탄소 함유 실리콘산화물을 포함하는 반도체 장치.
  16. 제14항에 있어서,
    상기 탄소 주입 영역의 탄소 함유량은 상기 저유전층의 탄소 함유량보다
    같거나 많은 반도체 장치.
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