KR100505418B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 주변영역으로 정의된 실리콘기판 상에 패드산화막과 패드질화막을 순차적으로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 산화막을 형성한 후 기판 결과물 상에 비정질실리콘막을 형성하되, 셀영역에서는 트렌치 폭의 절반 보다 두꺼운 두께로 형성하고, 주변영역에서는 상기 셀영역 보다 얇은 두께로 형성하는 단계; 상기 패드질화막 상에 증착된 비정질실리콘막을 제거하여 상기 트렌치만 비정질실리콘막으로 부분 매립되도록 하는 단계; 상기 부분 매립된 트렌치가 완전 매립되도록 기판 결과물 사에 절연막을 형성하는 단계; 상기 패드질화막의 상면이 노출될 때까지 상기 절연막을 연마하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체소자의 소자분리막 형성방법{Method for forming element isolation film in semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 소자분리막의 스트레스를 완화하고 소자분리능력을 향상시키는 반도체소자의 소자분리막 형성방법에 관한 것이다.
일반적으로 집적도가 높은 소자에서 소자와 소자 사이를 분리하는 소자분리막은 그 중요성이 점점 더 커지고 있다. 종래의 질화막과 같은 산화억제막을 이용하여 소자분리 영역을 산화시켜 소자분리막을 형성했던 LOCOS(LOCal Oxidation of Silicon)공정이 소자의 집적도가 높아짐에 따라 한계에 부딪히게 됨에 따라 이러한 한계를 극복하기 위해 트렌치 소자분리가 적용되었다.
이러한 트렌치 소자분리는 LOCOS공정이 가지고 있었던 한계를 극복하고 상당히 집적도가 높은 소자까지도 적용이 가능하여 최근까지 가장 광범위하게 적용되는 소자분리공정으로 자리를 잡았다.
그러나, 트렌치 소자분리공정 또한 그 한계에 가까워지면서 트렌치 소자분리 역시 그 구현이 힘들어지고 있다.
특히, 소자분리막의 내부는 화학기상증착법에 의한 산화막등의 절연막으로 채워져야 하지만 넓이가 줄어듬에 따라 트렌치를 절연막으로 채우는 것이 용이하지 않게 되어 현재의 기술적인 요구사항만으로도 트렌치의 산화막 매립은 거의 한계에 도달해 있다.
또한, 트렌치 소자분리막의 넓이가 좁아질수록 이웃 셀에서의 전기장이 주변 셀에 영향을 미칠 가능성 또한 그 만큼 커지기 때문에, 소자의 집적도가 높아지면 이웃 셀에 의한 전기장으로 인해 소자분리막의 측벽이 반전될 가능성이 커지게 되어 소자의 리프레쉬 특성을 떨어뜨리게 되는 문제점이 있다.
또한, 이웃하고 있는 MOSFET에도 영향을 줄 가능성이 커지기 때문에 소자의 이상동작 가능성도 커지게 되는 문제점이 있다.
이러한 트렌치 소자분리공정에서의 문제점을 해결하기 위한 종래의 방법으로 트렌치 내부를 폴리실리콘으로 증착하는 방법이 "Tech. Digest of IEDM" by Yongjik PARK and Kinam KIM, pp 391-394(2001)에 소개되어 있다.
그러나, 트렌치와 같이 넓이가 좁은 부위에 폴리실리콘을 증착할 경우 후속 열공정에 의해 결정립이 성장하게 될 때 주변에 매우 큰 스트레스를 유발시키고 이러한 스트레스로 인해 리프레쉬 특성이 열화되는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 트렌치 내부를 비정질실리콘막으로 부분 매립함으로써 상기 비정질실리콘막에 의한 스트레스를 완화하고 소자분리능력을 향상시키는 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀영역과 주변영역으로 정의된 실리콘기판 상에 패드산화막과 패드질화막을 순차적으로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 산화막을 형성한 후 기판 결과물 상에 비정질실리콘막을 형성하되, 셀영역에서는 트렌치 폭의 절반 보다 두꺼운 두께로 형성하고, 주변영역에서는 상기 셀영역 보다 얇은 두께로 형성하는 단계; 상기 패드질화막 상에 증착된 비정질실리콘막을 제거하여 상기 트렌치만 비정질실리콘막으로 부분 매립되도록 하는 단계; 상기 부분 매립된 트렌치가 완전 매립되도록 기판 결과물 사에 절연막을 형성하는 단계; 상기 패드질화막의 상면이 노출될 때까지 상기 절연막을 연마하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계;를 포함하는 반도체소자의 소자분리막 형성방법을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 실리콘기판(100) 상에 패드산화막(110)과 패드질화막(120)을 순차적으로 증착한 후, 마스크공정 및 건식식각공정을 통해 상기 패드질화막(120)과 패드산화막(110) 및 실리콘기판(100)을 식각하여 상기 실리콘기판(100) 내에 트렌치(125)를 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 결과물에 대해 산화공정을 수행하여 상기 트렌치(125)의 측벽에 측벽산화막(130)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 트렌치(125)를 포함한 결과물의 전체 상부에 LPCVD방법으로 SiH4와 N2의 혼합가스 분위기에서 500 내지 600℃의 증착온도로 비정질실리콘막(140)을 증착하여 트렌치(125)를 매립시킨다.
이때, 상기 비정질실리콘막(140)의 증착두께는 트렌치(125) 깊이 보다 얇게 증착하는데, 이는 상기 비정질실리콘막(140)을 트렌치(125) 깊이 보다 두껍게 형성하는 경우 상기 비정질실리콘막(140)이 게이트전극(미도시)과 단락될 수 있기 때문이다.
따라서, 소자분리가 가장 중요한 셀 영역의 비정질실리콘막(140a)은 소자분리막 폭, 즉, 트렌치 폭의 절반 보다 더 두껍게 증착하고, 주변영역의 비정질실리콘막(140b)은 상기 셀영역의 비정질실리콘막(140a) 보다 얇게 증착하는 것이 바람직하다.
즉, 소자분리막의 폭이 120nm인 경우 셀 영역의 비정질실리콘막(140a)은 60nm이상의 두께로 증착한다.
이와 같이, 상기 트렌치 내부를 비정질실리콘막(140)으로 매립하면 후속의 이온주입등에 의해 상기 비정질실리콘막(140)의 이온농도가 높아지고, 이렇게 이온농도가 높아지면 하기 식에 의해 디바이(Debye) 길이는 짧아진다.
Ld = (εs·Vt/qNA)1/2
여기서, Ld : 디바이 길이, εs : 실리콘막의 투과도, Vt : 열적 전압, NA : 도핑 농도를 말한다.
상기 식에서 알 수 있듯이, 상기 디바이 길이는 1/e 만큼의 전기장 크기로 줄어드는 거리를 의미하므로 디바이 길이가 짧다는 것은 그 만큼 전기장 차폐효과가 큰 것을 의미하고, 전기장 차폐 효과가 클수록 트렌치 측벽의 반전 또는 이웃 셀의 MOSFET로의 전기장 영향력이 감소된다.
그 다음, 도 1d에 도시된 바와 같이, 상기 패드질화막(120) 상에 증착된 비정질실리콘막 부분이 제거되도록 상기 비정질실리콘막을 식각한다. 즉, 상기 셀 영역의 기판 표면 아랫부분까지 상기 비정질실리콘막(140a)(140b)의 매립 높이가 낮아지도록 식각하고, 이를 통해, 상기 비정질실리콘막(140a)(140b)이 트렌치(125)를 부분적으로 매립하도록 만든다.
이어서, 도 1e에 도시된 바와 같이, 상기 부분적으로 매립된 트렌치(125)를 포함한 기판 결과물 상에 화학기상증착법에 따라 3000 내지 5000Å 두께의 절연막, 즉, 산화막(150)을 증착하여 상기 트렌치(125)를 완전 매립시킨다.
여기서, 상기 산화막(150)은 게이트전극이 트렌치(125)내 부분매립된 비정질실리콘막(140)에 의해 단락되는 것을 방지하기 위한 것이다.
그 다음, 도 1f에 도시된 바와 같이, 상기 패드질화막(120)이 노출될 때 까지 상기 산화막(150)의 상면을 CMP(Chemical Mechanical Polishing) 공정에 따라 연마해서 평탄화시키고, 이를 통해, 셀영역과 주변회로영역간의 단차를 줄인다. 그런다음, 상기 패드질화막(120)을 제거한다.
이어서, 도 1g에 도시된 바와 같이, 상기 패드산화막(110) 제거공정을 포함한 일련의 후속 공정은 종래의 방법과 동일하게 수행하여 비정질실리콘막(140a)(140b)과 산화막(150)의 2층구조로 이루어진 소자분리막(160)을 완성한다.
상술한 바와 같이, 본 발명은 트렌치 내부를 비정질실리콘막으로 부분 매립함으로써 높이 대 넓이의 비가 낮아져 후속의 산화막 매립공정이 용이해진다는 효과가 있다.
또한, 트렌치 내부가 비정질실리콘막으로 매립되어 있으면 후속의 이온주입등에 의해 이온농도가 높아져 디바이 길이는 짧아지고, 짧아진 디바이 길이 만큼 전기장 차폐효과가 커지게 되고, 전기장 차폐 효과가 클수록 트렌치 측벽의 반전 또는 이웃 셀의 MOSFET로의 전기장 영향력이 감소되는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 공정별 단면도.
(도면의 주요부분에 대한 부호설명)
100 : 실리콘기판 110 : 패드산화막
120 : 패드질화막 125 : 트렌치
130 : 측벽산화막 140 : 비정질실리콘막
150 : 산화막 160 : 소자분리막

Claims (8)

  1. 셀영역과 주변영역으로 정의된 실리콘기판 상에 패드산화막과 패드질화막을 순차적으로 형성하는 단계;
    상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 산화막을 형성한 후 기판 결과물 상에 비정질실리콘막을 형성하되, 셀영역에서는 트렌치 폭의 절반 보다 두꺼운 두께로 형성하고, 주변영역에서는 상기 셀영역 보다 얇은 두께로 형성하는 단계;
    상기 패드질화막 상에 증착된 비정질실리콘막을 제거하여 상기 트렌치만 비정질실리콘막으로 부분 매립되도록 하는 단계;
    상기 부분 매립된 트렌치가 완전 매립되도록 기판 결과물 사에 절연막을 형성하는 단계;
    상기 패드질화막의 상면이 노출될 때까지 상기 절연막을 연마하는 단계; 및
    상기 패드질화막과 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 비정질실리콘막은 상기 트렌치 깊이 보다 얇은 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 비정질실리콘막은 기판 표면 아랫부분까지 제거하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 비정질실리콘막은 상기 트렌치의 폭이 120nm인 경우 60nm 이상의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서, 상기 절연막은 3000 내지 5000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 비정질실리콘막은 LPCVD방법으로 SiH4와 N2의 혼합가스 분위기에서 500 내지 600℃의 증착온도로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서, 상기 소자분리막은 상기 비정질실리콘막과 상기 절연막으로 이루어진 2층구조로 형성되는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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