KR100382727B1 - 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 셀프 얼라인 콘택 식각 공정을 채용한 반도체 소자의 제조방법을 제공한다. 본 발명은 층간 절연막 상에 마스크 패턴으로 폴리실리콘막을 형성한 후, 상기 마스크 패턴을 식각 마스크로 층간 절연막을 셀프 얼라인 콘택 식각하여 반도체 기판을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 이후 상기 층간 절연막 패턴 및 마스크 패턴의 양측벽에 보호막 스페이서를 형성한 후, 상기 콘택홀에 메몰하도록 패드용 도전막을 형성한다. 이에 따라, 본 발명은 상기 패드용 도전막의 형성전에 수행하는 세정공정에서 상기 보호막 스페이서로 인하여 층간 절연막 패턴과 마스크 패턴 사이의 계면에 언더컷이 발생하지 않고 패드용 도전막 증착시 도전막 내에 보이드가 형성되지 않는다.

Description

셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이 패드를 형성할 수 있는 반도체 소자의 제조방법{Method for fabricating pad without void using self-aligned contact etch process in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 셀프 얼라인 콘택 식각 공정을 채용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 미세화 되어 도전 라인 폭과 도전 라인들 사이의간격이 점점 감소되고 있어 반도체 소자의 제조과정 중 식각공정이 어려워지고 있다.
이에 따라, DRAM(dynamic random access memory)과 같이 커패시터를 포함하는 반도체 소자의 경우, 소스/드레인 영역과 커패시터의 하부 전극을 전기적으로 연결하기 위한 BC 패드와 액티브 영역과 비트 라인을 연결하기 위한 DC 패드를 형성하는 패드 공정이 도입되었다.
상기 패드 공정은 마스크 패턴을 식각 마스크로 셀프 얼라인 콘택 식각공정을 이용하여 BC 콘택홀 및 DC 콘택홀을 형성한다. 이어서, 상기 BC 콘택홀 및 DC 콘택홀을 매몰하도록 도전막, 예컨대 폴리실리콘막을 도포한 후 상기 도전막을 화학기계적연마하여 셀 별로 분리되도록 하여 BC 패드와 DC 패드를 형성한다.
그런데, 상기 패드 공정중 셀프 얼라인 콘택 식각 공정 후에 수행하는 세정공정으로 인하여 마스크 패턴과 층간 절연막간의 계면에서 언더컷이 발생하는 문제점이 있다. 또한, 상기 패드 공정중 BC 및 DC 패드용 폴리실리콘막을 증착할 경우 폴리실리콘막 내에 보이드가 발생하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이 패드를 형성할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
도 1은 본 발명에 의하여 셀프 얼라인 콘택 식각 공정을 채용하여 반도체 소자를 제조할 경우 반도체 소자의 레이아웃도이고,
도 2a 내지 도 7a는 도 1의 a-a에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이고,
도 4b 내지 도 7b는 도 1의 b-b에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 상기 도 6b에 대응하는 제조단계에서 보호막 스페이서의 유무에 따른 반도체 소자의 확대 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 도전 패턴을 형성한다. 상기 도전 패턴은 게이트 패턴 또는 비트 라인 패턴일 수 있다. 상기 도전 패턴은 갭핑막을 포함할 수 있다. 이어서, 상기 도전 패턴 상에 층간 절연막을 형성한다. 상기 층간 절연막은 실리콘 산화막이나 TOSZ로 형성할 수 있다. 상기 층간 절연막 상에 상기 층간 절연막과 식각 선택비가 높은 폴리실리콘막으로 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 상기 층간 절연막을 셀프 얼라인 콘택 식각하여 상기 반도체 기판을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 이어서, 후속 세정 공정에서 상기 층간 절연막 패턴과 마스크 패턴 사이의 계면에 언더컷이 발생하지 않도록 상기 마스크 패턴과 층간 절연막 패턴의 양측벽에 보호막 스페이서를 형성한다. 상기 보호막 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 보호막 스페이서는 후의 패드용 도전막의 형성전에 수행하는 세정공정에서 상기 마스크 패턴 및 층간 절연막 패턴을 보호하는 역할을 수행한다. 상기 보호막 스페이서가 형성된 반도체 기판의 전면에 보이드없이 상기 콘택홀을 메우도록 패드용 도전막을 형성한 후, 상기 패드용 도전막을 평탄화하여 상기 콘택홀에 매립되는 패드를 형성한다.
상기 층간 절연막 패턴을 형성하는 단계 후에 상기 반도체 기판을 더 식각하는 잔사 식각을 수행할 수 있다. 상기 보호막 스페이서를 형성하는 단계 후에 상기 반도체 기판을 더 식각하는 잔사 식각을 수행할 수 도 있다. 상기 보호막 스페이서는 상기 마스크 패턴과 층간 절연막 패턴이 형성된 반도체 기판의 전면에 보호막을 형성한 후 이방성 식각하여 형성할 수 있다. 상기 보호막 스페이서를 형성하기 위한 이방성 식각시 상기 반도체 기판을 더 식각하는 잔사 식각을 동시에 수행할 수 도 있다.
이와 같이 본 발명의 셀프 얼라인 콘택 식각 공정을 이용한 반도체 소자의 제조방법은 패드용 도전막의 형성전에 수행하는 세정공정에서 보호막 스페이서로 인하여 층간 절연막 패턴과 마스크 패턴 사이의 계면에 언더컷이 발생하지 않고 패드용 도전막 증착시 도전막 내에 보이드가 형성되지 않는다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명에 의하여 셀프 얼라인 콘택 식각 공정을 채용하여 반도체 소자를 제조할 경우 반도체 소자의 레이아웃도이고, 도 2a 내지 도 7a는 도 1의 a-a에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이고, 도 4b 내지 도 7b는 도 1의 b-b에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1 및 2a를 참조하면, 활성 영역(도 1의 AR)이 한정된 반도체 기판(10), 예컨대 실리콘 기판 상에 게이트 패턴(18)을 형성한다. 상기 게이트 패턴(18)은 게이트 절연막(12), 게이트 전극(14) 및 캡핑막(16)으로 구성한다. 상기 게이트 절연막(12)은 실리콘 산화막을 이용하여 형성하며, 상기 게이트 전극(14)은 폴리실리콘막, 폴리실리콘막과 금속 실리사이드, 예컨대 텅스텐 실리사이드막의 이중막으로 형성하며, 상기 캡핑막(16)은 실리콘 질화막을 이용하여 형성한다. 본 실시예에서는 본원 발명의 사상을 표현하기 위하여 도전 패턴의 예로서 게이트 패턴을 이용하여 설명하나, 비트 라인 패턴 등에도 동일하게 적용할 수 있다. 계속하여, 상기 게이트 패턴(18)의 양측벽에 게이트 스페이서(20)를 형성한다. 상기 게이트 스페이서(20)는 실리콘 질화막을 이용하여 형성한다.
도 3a를 참조하면, 상기 게이트 패턴(18) 및 게이트 스페이서(20)가 형성된 반도체 기판(10)의 전면에 층간 절연막(22)을 형성한다. 상기 층간 절연막(22)은 실리콘 산화막이나 SOG(spin on glass)계열의 TOSZ(poly silazane)를 이용하여 형성한다. 계속하여, 상기 층간 절연막(22) 상에 마스크막(24)을 형성한다. 상기 마스크막(24)은 후속 공정에서 상기 반도체 기판(10)의 활성 영역을 오픈하는 콘택홀, 예컨대 BC 및 DC 콘택홀을 형성하기 위하여 형성한다. 상기 마스크막(24)은 후속의 셀프 얼라인 콘택 식각 공정에서 식각 프로파일을 개선하고, 캡핑막(16)이나 게이트 스페이서(20)로 이용되는 실리콘 질화막과의 식각 선택비를 높이기 위하여 폴리실리콘막으로 형성한다.
도 1, 4a 및 도 4b를 참조하면, 상기 마스크막(24)을 사진식각공정으로 패터닝하여 마스크 패턴(24a)을 형성한다. 이어서, 상기 마스크 패턴(24a)을 식각 마스크로 하여 상기 층간 절연막(22)을 셀프 얼라인 콘택 식각하여 상기 반도체 기판(10)의 활성 영역을 오픈하는 콘택홀(도 4a의 28a, 도 4b의 28b)을 갖는 층간 절연막 패턴(22a)을 형성한다. 도 4a의 콘택홀(28a)은 DC 콘택홀이 되며, 도 4b의콘택홀(28b)은 BC 콘택홀이 된다. 도 1, 도 4a 및 도 4b에서, 참조번호 26은 층간 절연막 패턴과 마스크 패턴이 적층되어 있는 상태를 나타낸다.
이어서, 상기 콘택홀(28a, 28b) 형성시 상기 반도체 기판(10) 상에 남아 있는 이물질을 제거하고 후속공정에서 패드와 반도체 기판(10)과의 전기적 콘택을 용이하게 하기 위하여 상기 반도체 기판(10)의 표면, 즉 실리콘 기판의 표면을 좀더 식각하는 잔사 식각을 수행한다.
도 5a 및 도 5b를 참조하면, 상기 마스크 패턴(24a) 및 층간 절연막 패턴(22a)이 형성된 반도체 기판(10)의 전면에 보호막(32)을 형성한다. 상기 보호막(32)은 실리콘 산화막이나 실리콘 질화막을 이용하여 형성한다. 상기 보호막(32)은 후속의 패드, 예컨대 폴리실리콘 패드를 형성하기 전에 수행하는 세정공정에서 상기 마스크 패턴(24a) 및 층간 절연막 패턴(22a)을 보호하는 역할을 한다.
도 6a 및 도 6b를 참조하면, 상기 보호막(32)을 이방성 식각하여 상기 층간 절연막 패턴(22a) 및 마스크 패턴(24a)의 양측벽에 보호막 스페이서(32a)를 형성한다. 다음에, 후속의 패드를 형성하기 전에 반도체 기판(10) 상에 남아있는 이물질을 제거하기 위하여 세정공정을 실시한다. 상기 세정 공정은 NH4OH, H2O2,H2O의 혼합액과 HF 용액을 혼합한 세정액을 이용하여 수행한다. 그런데, 상기 세정 공정에서 본 발명은 후에 자세하게 설명하는 바와 같이 상기 보호막 스페이서(32a)로 인하여 상기 마스크 패턴(24a)과 층간 절연막 패턴(22a) 사이의 계면이 노출되지 않아 언더컷이 발생하지 않는다.
계속하여, 상기 층간 절연막 패턴(22a), 마스크 패턴(24a) 및 보호막 스페이서(32a)가 형성된 반도체 기판(10)의 전면에 패드용 도전막(34)을 형성한다. 상기 패드용 도전막(34)은 폴리실리콘막을 이용하여 형성한다. 이때, 본 발명의 패드용 도전막(34) 내에는 후에 자세히 설명하는 바와 같이 보이드가 형성되지 않는다.
도 7a 및 도 7b를 참조하면, 상기 층간 절연막 패턴(22a)을 식각저지점으로 하여 상기 패드용 도전막(34), 마스크 패턴(24a) 및 보호막 스페이서(32a)를 식각하여 상기 층간 절연막 패턴(22a)에 의하여 전기적으로 분리되는 패드(34a, 34b)를 형성한다. 도 7a의 패드(34a)는 DC 패드이며, 도 7b의 패드(34b)는 BC 패드이다. 이후의 제조공정은 통상의 제조공정을 따른다. 본 실시예에서는 셀프 얼라인 콘택 식각 후에 잔사식각을 수행하였다. 그러나, 보호막 스페이서(32a)를 형성한 후에 잔사식각을 수행하거나, 상기 보호막 스페이서(32a)를 형성하기 위한 이방성 식각공정과 함께 잔사식각을 수행할 수 있다.
도 8a 및 도 8b는 상기 도 6b에 대응하는 제조단계에서 보호막 스페이서의 유무에 따른 반도체 소자의 확대 단면도이다.
구체적으로, 도 8a는 도 6b에 대응하는 제조단계에서 보호막 스페이서(32a)가 없는 경우이고, 도 8b는 도 6b의 대응하는 제조단계에서 보호막 스페이서(32a)가 있는 경우이다. 도 8a에 도시한 바와 같이 보호막 스페이서(32a)가 존재하지 않을 경우 패드용 도전막(34) 형성전에 수행하는 세정 단계에서 마스크 패턴(24a)과 층간 절연막 패턴(22a)의 식각속도 차이에 의하여 마스크 패턴(24a)과 층간 절연막 패턴(22a)의 계면에 언더컷(UC)이 발생한다. 그리고, 패드용 도전막(34)이 하지막, 즉 층간 절연막 패턴(22a)과 마스크 패턴(24a)의 물질 차이로 인하여 증착속도를달리하기 때문에 패드용 도전막(34) 내에 보이드(36)가 발생한다.
그러나, 보호막 스페이서(32a)가 존재할 경우 도 8b에 도시한 바와 같이 패드용 도전막(34) 형성전에 수행하는 세정 단계에서 보호막 스페이서(32a)로 인하여 마스크 패턴(24a)과 층간 절연막 패턴(22a)의 계면에 언더컷(UC)이 발생하지 않는다. 그리고, 패드용 도전막(34) 형성시 패드용 도전막(34)이 하지막, 즉 보호막 스페이서(32a) 상에서 균일하게 성장하므로 패드용 도전막(34) 내에 보이드가 발생하지 않는다.
상술한 바와 같이 본 발명의 셀프 얼라인 콘택 식각 공정을 채용한 반도체 소자의 제조방법은 층간 절연막 상에 마스크 패턴으로 폴리실리콘막을 형성한 후 상기 마스크 패턴을 식각 마스크로 층간 절연막을 셀프 얼라인 콘택 식각하여 반도체 기판을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 이후 상기 층간 절연막 패턴 및 마스크 패턴의 양측벽에 보호막 스페이서를 형성한 후, 상기 콘택홀에 메몰하도록 패드용 도전막을 형성한다.
이에 따라, 본 발명의 셀프 얼라인 콘택 식각 공정을 채용한 반도체 소자의 제조방법은 상기 패드용 도전막의 형성전에 수행하는 세정공정에서 상기 보호막 스페이서로 인하여 층간 절연막 패턴과 마스크 패턴 사이의 계면에 언더컷이 발생하지 않고 패드용 도전막 증착시 도전막 내에 보이드가 형성되지 않는다.

Claims (11)

  1. 반도체 기판 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 층간 절연막과 식각 선택비가 높은 폴리실리콘막으로 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 상기 층간 절연막을 셀프 얼라인 콘택 식각하여 상기 반도체 기판을 노출하는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계;
    후속 세정 공정에서 상기 층간 절연막 패턴과 마스크 패턴 사이의 계면에 언더컷이 발생하지 않도록 상기 마스크 패턴과 층간 절연막 패턴의 양측벽에 보호막 스페이서를 형성하는 단계;
    상기 보호막 스페이서가 형성된 반도체 기판의 전면에 보이드 없이 상기 콘택홀을 메우도록 패드용 도전막을 형성하는 단계; 및
    상기 패드용 도전막을 평탄화하여 상기 콘택홀에 매립되는 패드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 도전 패턴은 게이트 패턴 또는 비트 라인 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 게이트 패턴은 갭핑막을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 층간 절연막은 실리콘 산화막이나 TOSZ로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 보호막 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 보호막 스페이서를 형성하는 단계 후에 상기 반도체 기판 상의 이물질을 제거하기 위한 세정공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 삭제
  8. 제1항에 있어서, 상기 층간 절연막 패턴을 형성하는 단계 후에 상기 반도체 기판을 더 식각하는 잔사 식각을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 보호막 스페이서를 형성하는 단계 후에 상기 반도체 기판을 더 식각하는 잔사 식각을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 보호막 스페이서를 형성하는 단계는 상기 마스크 패턴과 층간 절연막 패턴이 형성된 반도체 기판의 전면에 보호막을 형성한 후 이방성 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 보호막 스페이서를 형성하기 위한 이방성 식각시 상기 반도체 기판을 더 식각하는 잔사 식각을 동시에 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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