KR20070060352A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20070060352A
KR20070060352A KR1020050119661A KR20050119661A KR20070060352A KR 20070060352 A KR20070060352 A KR 20070060352A KR 1020050119661 A KR1020050119661 A KR 1020050119661A KR 20050119661 A KR20050119661 A KR 20050119661A KR 20070060352 A KR20070060352 A KR 20070060352A
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신종한
유철휘
박형순
정종구
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 캐패시터용 랜딩플러그를 구비한 반도체 기판을 제공하는 단계와, 상기 랜딩플러그를 포함한 기판 전면 상에 층간절연막과 식각정지막을 차례로 형성하는 단계와, 상기 랜딩플러그 상부에 형성된 식각정지막 부분을 선택적으로 제거하는 단계와, 상기 식각정지막이 식각되어 노출된 층간절연막 부분을 포함한 식각정지막 상에 몰드절연막을 형성하는 단계와, 상기 몰드절연막을 상기 노출되었던 층간절연막 부분 보다 큰 폭으로 식각하여 랜딩플러그 상부에 스토리지노드용 제1홀을 형성하는 단계와, 상기 제1홀에 의해 노출된 식각정지막 부분을 식각마스크로 이용해서 제1홀에 의해 노출된 층간절연막 부분을 식각하여 랜딩플러그를 노출시키는 스토리지노드 플러그용 제2홀을 형성하는 단계와, 상기 제2홀을 선택적 성장 공정에 의한 도전막으로 매립하여 스토리지노드 플러그를 형성하는 단계와, 상기 스토리지노드 플러그를 포함한 제1홀 표면 상에 스토리지전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 201 : 소자분리막
202 : 게이트 203a : 소오스영역
203b : 드레인영역 204 : 절연막
205a : 제1랜딩플러그 205b : 제2랜딩플러그
206 : 제1층간절연막 207 : 제2층간절연막
209 : 절연 스페이서 211 : 식각정지막
212 : 몰드절연막 214 : 스토리지전극
213 : 제1홀 208 : 제2홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 스토리지노드 플러그 및 스토리지전극의 형성 공정을 단순화할 수 있고, 아울러 스토리지노드 플러그와 스토리지전극의 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
디램(DRAM)과 같은 메모리 소자에서 캐패시터는 데이터를 저장하는 기억 장소로서 기능하며, 스토리지전극(storage node)과 플레이트전극(plate node) 사이에 유전체(dielectric)막이 개재된 구조를 갖는다. 상기 캐패시터는 게이트 및 소오스/드레인영역으로 구성되는 트랜지스터의 소오스영역에 콘택되도록 형성되며, 드레인영역에 콘택되도록 형성된 비트라인으로부터 게이트 하부의 채널을 통해 소오스영역을 거쳐 전하를 충전 받거나, 또는, 그 반대 방향으로 전하를 방전하여 데이타 저장 장소로 기능하게 된다.
이하에서는 도 1a 내지 도 1e를 참조해서 종래 기술에 따른 스토리지노드 플러그 및 스토리지전극 형성 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 소자분리막(101)이 구비되고 게이트(102)가 형성되며, 상기 게이트(102) 양측의 기판 표면 내에 소오스영역(103a) 및 드레인영역(103b)이 형성됨과 아울러 상기 소오스영역(103a) 및 드레인영역(103b) 상에 게이트(102) 높이 정도의 제1 및 제2랜딩플러그(105a, 105b)가 형성되고, 그 이외의 기판 영역 상에는 게이트(102) 높이 정도의 절연막(104)이 형성된 반도체 기판(100)을 마련한다.
여기서, 상기 제1랜딩플러그(105a)는 소오스영역(103a)과 콘택되도록 형성된 캐패시터용 랜딩플러그이고, 상기 제2랜딩플러그(105b)는 드레인영역(103b)과 콘택되도록 형성된 비트라인용 랜딩플러그이다.
다음으로, 상기 제1 및 제2랜딩플러그(105a, 105b)를 포함한 기판 결과물 전면 상에 제1층간절연막(106)과 제2층간절연막(107)을 차례로 형성한다. 도면에 나타나지 않은 다른 지역에서는 상기 제1층간절연막(106)상에 제2랜딩플러그(105b)와 콘택되는 비트라인인 형성되며, 제2층간절연막(107)은 상기 비트라인들을 덮도록 형성된다.
그런 다음, 상기 제1랜딩플러그(105a) 상부에 형성된 제2층간절연막(107) 및 제1층간절연막(106)을 순차로 식각하여 제1랜딩플러그(105a)를 노출시키는 스토리지노드 플러그용 콘택홀(108)을 형성한다.
도 1b를 참조하면, 상기 스토리지노드 플러그용 콘택홀(108) 측벽에 절연 스페이서(109)를 형성한 다음, 상기 절연 스페이서(109)가 형성된 스토리지노드 플러그용 콘택홀(108)을 매립하도록 결과물 상에 도핑된 폴리실리콘과 같은 도전막(110)을 증착한다. 여기서, 상기 절연 스페이서(109)는 이후 형성될 스토리지노드 플러그들 간의 전기적 간섭 현상을 억제하는 역할을 한다.
도 1c를 참조하면, 상기 도전막을 제2층간절연막(107)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 또는 에치-백(etch-back)하여 서로 분리된 스토리지노드 플러그(110a)를 형성한다.
도 1d를 참조하면, 상기 스토리지노드 플러그(110a)를 포함한 제2층간절연막 (107) 상에 질화막 재질의 식각정지막(111)을 형성하고, 계속해서, 상기 식각정지막(111) 상에 캐패시터의 형성틀로서 작용하는 산화막 재질의 몰드절연막(112)을 형성한다.
도 1e를 참조하면, 상기 스토리지노드 플러그(110a) 상부의 몰드절연막(112) 부분 및 식각정지막(111) 부분을 선택적으로 식각하여 스토리지노드 플러그(110a)를 노출시키는 스토리지노드용 홀(113)을 형성한다. 이때, 상기 스토리지노드용 홀(113)은 스토리지노드 플러그(110a) 보다 큰 폭을 갖는다.
그런 다음, 상기 스토리지노드 플러그(110a)를 포함하는 스토리지노드용 홀(113)의 표면에 스토리지전극(114)을 형성한다.
이후, 도시하지는 않았으나, 상기 스토리지전극(114) 상에 유전막과 플레이트전극을 차례로 형성하여 캐패시터를 형성하고, 계속해서 공지된 후속공정을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술은 스토리지노드 플러그용 콘택홀(108)과 스토리지노드용 홀(113)을 따로 형성하고, 스토리지노드 플러그(110a)를 형성하기 위한 CMP 또는 에치-백 공정을 별도로 수행하기 때문에 공정이 매우 복잡하고, 그에 따라, 생산성이 떨어지며 제조 단가가 증가한다 문제점이 있다.
또한, 전술한 종래 기술은 제1랜딩플러그(105a)와 스토리지노드 플러그(110a)간의 계면, 그리고, 스토리지노드 플러그(110a)와 스토리지전극(114)간의 계면 상태를 깨끗하게 유지하는 것이 용이하지 않기 때문에 콘택 저항이 증가하는 문 제점이 있는데, 만약 상기 스토리지노드 플러그(110a)와 스토리지전극(114)간 오정렬(mis-align)이 발생하는 경우에는 콘택 면적은 더욱 감소하여 콘택 저항이 급격히 증가하게 된다.
더욱이, 최근 반도체 소자의 고집적화가 진행됨에 따라 접합영역(소오스/드레인영역)의 면적이 감소하고 있고, 캐패시터와 랜딩플러그 및 스토리지노드 플러그의 폭(width)이 감소하고 있기 때문에 상기한 콘택 저항의 증가 문제는 더욱 심각해지고 있는 추세이다.
그리고, 종래 기술에서는 상기 스토리지노드 플러그(110a) 물질로 도핑된 폴리실리콘막을 주로 사용하여 왔는데, 이러한 도핑된 폴리실리콘막의 경우 막 자체의 저항이 금속막에 비해 상대적으로 높은 편기 때문에, 선폭이 60nm 이하인 차세대 소자의 제조 기술에서는 콘택 저항의 문제 등으로 인해 적용하기 어려울 것으로 예견되고 있다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 스토리지노드 플러그 및 스토리지전극의 형성 공정을 단순화할 수 있고, 아울러 스토리지노드 플러그와 스토리지전극의 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 캐패시터용 랜딩플러그를 구비한 반도체 기판을 제공하는 단계; 상기 랜딩플러그를 포함한 기판 전면 상에 층간절연막과 식각정지막을 차례로 형성하는 단계; 상기 랜 딩플러그 상부에 형성된 식각정지막 부분을 선택적으로 제거하는 단계; 상기 식각정지막이 식각되어 노출된 층간절연막 부분을 포함한 식각정지막 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막을 상기 노출되었던 층간절연막 부분 보다 큰 폭으로 식각하여 랜딩플러그 상부에 스토리지노드용 제1홀을 형성하는 단계; 상기 제1홀에 의해 노출된 식각정지막 부분을 식각마스크로 이용해서 제1홀에 의해 노출된 층간절연막 부분을 식각하여 랜딩플러그를 노출시키는 스토리지노드 플러그용 제2홀을 형성하는 단계; 상기 제2홀을 선택적 성장 공정에 의한 도전막으로 매립하여 스토리지노드 플러그를 형성하는 단계; 및 상기 스토리지노드 플러그를 포함한 제1홀 표면 상에 스토리지전극을 형성하는 단계;를 포함한다.
여기서, 상기 층간절연막은 HDP(High Density Plasma) 산화막, SOD(Spin On Dielectric) 산화막 및 BPSG(Boro-phospho Silicate Glass) 막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다.
상기 식각정지막은 질화막으로 500∼1500Å의 두께로 형성한다.
상기 몰드절연막은 산화막으로 15000∼30000Å의 두께로 형성한다.
상기 선택적 성장 공정에 의한 도전막은 텅스텐막으로 형성하며, 상기 텅스텐막은 WF6, SiH4 및 H2를 각각 소오스가스, 반응가스 및 운반가스로 사용해서 200∼350℃의 온도 범위에서 형성한다.
상기 스토리지전극은 금속막으로 형성한다.
한편, 본 발명은 상기 제2홀을 형성하는 단계 후, 그리고, 상기 스토리지노드 플러그를 형성하는 단계 전, 상기 제1 및 제2홀 측벽에 절연 스페이서를 형성하 는 단계를 더 포함할 수 있으며, 이때, 상기 절연 스페이서는 질화막으로 100∼400Å의 두께로 형성한다.
또한, 본 발명은 상기 절연 스페이서를 형성하는 단계 후, 그리고, 상기 스토리지노드 플러그를 형성하는 단계 전, 상기 노출된 랜딩플러그의 표면을 세정하는 단계를 더 포함할 수 있다.
여기서, 상기 노출된 랜딩플러그의 표면을 세정하는 단계는, 상기 노출된 랜딩플러그의 표면을 건식으로 세정하는 제1단계; 및 상기 제1단계 세정을 수행한 랜딩플러그의 표면을 습식으로 세정하는 제2단계;로 구성한다. 이때, 상기 습식으로 세정하는 제2단계는 피르하나(Pirhana) 세정액과 HF(Hydro-fluorine) 세정액을 사용하여 수행한다.
또한, 본 발명은 상기 노출된 랜딩플러그의 표면을 세정하는 단계 후, 그리고, 상기 스토리지노드 플러그를 형성하는 단계 전, 상기 세정된 랜딩플러그 표면에 존재하는 자연산화막을 제거하는 단계를 더 포함할 수 있다.
여기서, 상기 자연산화막을 제거하는 단계는, 상기 세정된 랜딩플러그 표면을 플라즈마로 처리하는 제1단계; 및 상기 플라즈마로 처리된 랜딩플러그의 표면을 H2 베이크(bake) 처리하는 제2단계;로 구성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명에 따른 스토리지노드 플러그 및 스토리지전극 형성 공정을 포함하는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(201)이 구비되고 게이트(202)가 형성되며, 상기 게이트 양측의 기판 표면 내에 소오스영역(203a) 및 드레인영역(203b)이 형성됨과 아울러 상기 소오스영역(203a) 및 드레인영역(203b) 상에 게이트(202) 높이 정도의 제1 및 제2랜딩플러그(205a, 205b)가 형성되고, 그 이외의 기판 영역 상에는 게이트(202) 높이 정도의 절연막(204)이 형성된 반도체 기판(200)을 마련한다.
여기서, 상기 제1랜딩플러그(205a)는 소오스영역(203a)과 콘택되도록 형성된 캐패시터용 랜딩플러그이고, 상기 제2랜딩플러그(205b)는 드레인영역(203b)과 콘택되도록 형성된 비트라인용 랜딩플러그이다.
다음으로, 상기 제1 및 제2랜딩플러그(205a, 205b)를 포함한 기판 결과물 전면 상에 제1층간절연막(206)과 제2층간절연막(207)을 차례로 형성한다. 여기서, 상기 제2층간절연막(207)은 HDP 산화막, SOD 산화막 및 BPSG막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 4000∼7000Å의 두께로 형성한다. 한편, 도면에 나타나지 않은 다른 지역에서는 상기 제1층간절연막(206)상에 제2랜딩플러그(205b)와 콘택되는 비트라인인 형성되며, 제2층간절연막(207)은 상기 비트라인들을 덮도록 형성된다.
그런 다음, 상기 제2층간절연막(207) 상에 질화막 재질의 식각정지막(211)을 500∼1500Å의 두께로 형성한다.
도 2b를 참조하면, 상기 제1랜딩플러그(205a) 상부에 형성된 식각정지막 (211) 부분을 선택적으로 제거한다. 이때, 상기 식각정지막(211)을 제거하는 단계는 질화막 제거를 위한 식각 조건으로 수행하되, 식각정지막(211) 아래의 제2층간절연막(207)의 일부 두께가 손실되도록 과도 식각(over-etch)으로 수행함이 바람직하다. 이때, 상기 과도 식각에 의해 손실되는 제2층간절연막(207)의 두께는 100∼3000Å이 되도록 한다.
다음으로, 상기 식각정지막(211)이 식각되어 노출된 제2층간절연막(207) 부분을 포함한 식각정지막(211) 상에 몰드절연막(212)을 형성한다.
여기서, 상기 몰드절연막(212)은 산화막으로 15000∼30000Å의 두께로 형성하는데, 실린더형(cylinder type)의 캐패시터를 형성하고자 하는 경우에는 15000∼20000Å의 두께로 형성하고, 오목형(concave type)의 캐패시터를 형성하고자 하는 경우에는 20000∼30000Å의 두께로 형성한다.
도 2c를 참조하면, 상기 몰드절연막(212)을 상기 노출되었던 제2층간절연막(207) 부분 보다 큰 폭으로 식각하여 랜딩플러그 상부에 스토리지노드용 제1홀(213)을 형성하고, 계속해서, 상기 제1홀(213)에 의해 노출된 식각정지막(211) 부분을 식각마스크로 이용해서 제1홀(213)에 의해 노출된 제2층간절연막(207) 부분을 식각하여 제1랜딩플러그(205a)를 노출시키는 스토리지노드 플러그용 제2홀(208)을 형성한다.
여기서, 상기 제2홀(208)을 형성하기 위한 제2층간절연막(207)의 식각시 식각 초기에는 산화막을 식각하는 조건으로 식각을 수행하다가, 후기에는 질화막에 대한 식각 선택비가 다소 높아지도록 식각 조건을 변경함으로써, 노출된 질화막 재 질의 식각정지막(211) 가장자리 부분을 제거시킬 수 있다.
그런 다음, 상기 제2홀(208) 형성을 위한 식각시 발생한 식각 잔류물을 제거하기 위한 건식 세정을 수행한 후, 상기 제1홀(213) 및 제2홀(208) 측벽에 질화막 재질의 절연 스페이서(209)를 100∼400Å의 두께로 형성한다.
다음으로, 상기 제2홀(208)에 의해 노출된 제1랜딩플러그(205a) 표면을 세정한다. 여기서, 상기 노출된 제1랜딩플러그(205a)의 표면을 세정하는 단계는, 상기 노출된 제1랜딩플러그(205a)의 표면을 건식으로 세정하는 제1단계와, 상기 제1단계 세정을 수행한 제1랜딩플러그(205a)의 표면을 습식으로 세정하는 제2단계로 구성한다. 이때, 상기 습식으로 세정하는 제2단계는 피르하나(Pirhana) 세정액과 HF 세정액을 사용하여 수행하되, HF 세정액을 최종적으로 사용해서 불순물을 제거한다.
그리고나서, 상기 세정된 제1랜딩플러그(205a) 표면에 잔류하는 자연산화막을 제거한다. 여기서, 상기 자연산화막을 제거하는 단계는, 상기 세정된 제1랜딩플러그(205a) 표면을 플라즈마로 처리하는 제1단계와, 상기 플라즈마로 처리된 제1랜딩플러그(205a)의 표면을 H2 베이크(bake) 처리하는 제2단계로 구성한다.
도 2d를 참조하면, 상기 제2홀(208)을 선택적 성장 공정에 의한 도전막으로 매립하여 스토리지노드 플러그(210)를 형성한다. 여기서, 본 발명에서는 상기 선택적 성장 공정에 의한 도전막은 텅스텐막으로 형성하는데, 상기 텅스텐막은 WF6, SiH4 및 H2를 각각 소오스가스, 반응가스 및 운반가스로 사용해서 200∼350℃의 온도 범위에서 형성한다.
이와 같이, 텅스텐막의 선택적 성장 공정을 350℃ 이하의 온도에서 수행함으 로써, 산화막이나 질화막 상에 텅스텐 씨드(seed)가 형성되지 아니하고 폴리실리콘 재질의 제1랜딩플러그(205a) 상에만 텅스텐 씨드가 형성되기 때문에, 제1랜딩플러그(205a) 상에만 선택적으로 텅스텐막이 성장한다.
한편, 상기 선택적 성장 공정을 통해서 성장시키는 텅스텐막은 잔류된 식각정지막(211)의 높이 정도로 성장시키는 것이 바람직하며, 적어도 제2홀(208)의 80% 이상을 매립하도록 성장시킨다.
그런 다음, 상기 스토리지노드 플러그(210)를 포함한 제1홀(213) 표면 상에 TiN 또는 Ru와 같은 금속막 재질의 스토리지전극(214)을 형성한다.
이후, 도시하지는 않았으나, 상기 스토리지전극(214) 상에 유전막과 플레이트전극을 차례로 형성하여 캐패시터를 형성하고, 계속해서 공지된 후속공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 스토리지노드용 홀을 형성하고 나서, 계속해서, 식각정지막을 식각마스크로 이용해서 스토리지노드 플러그용 홀을 형성한 후, 상기 스토리지노드 플러그용 홀 내에 선택적 성장 공정에 의한 텅스텐막을 매립하여 스토리지노드 플러그를 형성한 다음, 이어서, 상기 스토리지노드 플러그와 콘택되는 스토리지전극을 형성한다.
이 경우, 종래와 같이 스토리지노드 플러그 형성을 위한 CMP 또는 에치-벡 공정이 요구되지 않으므로 공정이 단순화되어, 그에 따라, 생산성이 향상되고 제조 단가가 줄어든다.
또한, 본 발명은 스토리지노드 플러그 물질로 텅스텐막을 사용하는데, 텅스 텐막은 금속막으로서 종래의 폴리실리콘막 또는 SPE(Solid Phase Epitaxy)막 보다 저항이 작기 때문에 콘택 저항을 낮추고 소자의 동작 속도를 개선할 수 있다. 그리고, 본 발명은 스토리지노드 플러그 형성을 위한 CMP나 에치-백을 수행하지 아니하고 선택적 성장 공정에 따라 스토리지노드 플러그를 형성한 후, 곧이어 스토리지전극을 형성하기 때문에 스토리지노드 플러그와 스토리지전극간의 계면을 종래 보다 깨끗하게 만들 수 있어서 콘택 저항을 더욱 낮춰줄 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스토리지노드 플러그를 형성하지 않은 상태에서 스토리지노드용 홀을 먼저 형성하고, 이어서, 상기 스토리지노드용 홀에 의해 노출되고 스토리지노드 플러그 형성 영역을 노출시키도록 미리 패터닝된 식각정지막을 식각마스크로 이용해서 그 하부의 층간절연막의 스토리지노드 플러그 형성 영역을 식각하여 스토리지노드 플러그용 홀을 형성한 다음, 상기 스토리지노드 플러그용 홀을 선택적 성장 공정에 의한 텅스텐막으로 매립하여 스토리지노드 플러그를 형성하고, 계속해서, 상기 스토리지노드 플러그와 콘택되는 스토리지전극을 형성한다.
그러므로, 본 발명은 종래와 같이 스토리지노드 플러그 형성을 위한 CMP 또는 에치-벡 공정이 요구되지 않으므로 제조 공정을 단순화시켜 생산성을 향상시키 고, 제조 단가를 감소시킬 수 있다.
아울러, 본 발명에서 스토리지노드 플러그 물질로 사용하는 텅스텐막은 폴리실리콘막 또는 SPE(Solid Phase Epitaxy)막 보다 저항이 작기 때문에, 본 발명은 반도체 소자의 콘택 저항을 낮추고 동작 속도를 개선할 수 있다. 또한, 본 발명은 스토리지노드 플러그 형성을 위한 CMP나 에치-백을 수행하지 아니하고 선택적 성장 공정에 따라 스토리지노드 플러그를 형성한 후, 곧이어, 상기 스토리지노드 플러그와 콘택되는 스토리지전극을 형성하기 때문에 스토리지노드 플러그와 스토리지전극간의 계면을 종래 보다 깨끗하게 만들 수 있어서 콘택 저항을 더욱 낮춰줄 수 있다.

Claims (15)

  1. 캐패시터용 랜딩플러그를 구비한 반도체 기판을 제공하는 단계;
    상기 랜딩플러그를 포함한 기판 전면 상에 층간절연막과 식각정지막을 차례로 형성하는 단계;
    상기 랜딩플러그 상부에 형성된 식각정지막 부분을 선택적으로 제거하는 단계;
    상기 식각정지막이 식각되어 노출된 층간절연막 부분을 포함한 식각정지막 상에 몰드절연막을 형성하는 단계;
    상기 몰드절연막을 상기 노출되었던 층간절연막 부분 보다 큰 폭으로 식각하여 랜딩플러그 상부에 스토리지노드용 제1홀을 형성하는 단계;
    상기 제1홀에 의해 노출된 식각정지막 부분을 식각마스크로 이용해서 제1홀에 의해 노출된 층간절연막 부분을 식각하여 랜딩플러그를 노출시키는 스토리지노드 플러그용 제2홀을 형성하는 단계;
    상기 제2홀을 선택적 성장 공정에 의한 도전막으로 매립하여 스토리지노드 플러그를 형성하는 단계; 및
    상기 스토리지노드 플러그를 포함한 제1홀 표면 상에 스토리지전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 층간절연막은 HDP 산화막, SOD 산화막 및 BPSG막으 로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 식각정지막은 질화막으로 500∼1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 몰드절연막은 산화막으로 15000∼30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제2홀을 형성하는 단계 후, 그리고, 상기 스토리지노드 플러그를 형성하는 단계 전, 상기 제1 및 제2홀 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 절연 스페이서는 질화막으로 100∼400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서, 상기 절연 스페이서를 형성하는 단계 후, 그리고, 상기 스토리지노드 플러그를 형성하는 단계 전, 상기 노출된 랜딩플러그의 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 노출된 랜딩플러그의 표면을 세정하는 단계는
    상기 노출된 랜딩플러그의 표면을 건식으로 세정하는 제1단계; 및
    상기 제1단계 세정을 수행한 랜딩플러그의 표면을 습식으로 세정하는 제2단계;로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 습식으로 세정하는 제2단계는 피르하나 세정액과 HF 세정액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서, 상기 노출된 랜딩플러그의 표면을 세정하는 단계 후, 그리고, 상기 스토리지노드 플러그를 형성하는 단계 전, 상기 세정된 랜딩플러그 표면에 존재하는 자연산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 자연산화막을 제거하는 단계는
    상기 세정된 랜딩플러그 표면을 플라즈마로 처리하는 제1단계; 및
    상기 플라즈마로 처리된 랜딩플러그의 표면을 H2 베이크 처리하는 제2단계;로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서, 상기 선택적 성장 공정에 의한 도전막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서, 상기 텅스텐막은 WF6, SiH4 및 H2를 각각 소오스가스, 반응가스 및 운반가스로 사용해서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서, 상기 텅스텐막은 200∼350℃의 온도 범위에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 1 항에 있어서, 상기 스토리지전극은 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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US8617950B2 (en) 2011-04-18 2013-12-31 Samsung Electronics Co., Ltd. Method of forming a capacitor and method of manufacturing a semiconductor device using the same

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