KR100625794B1 - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 콘택 저항을 감소시키면서 소자의 제조 공정을 단순화하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 다수의 게이트 패턴과 상기 게이트 패턴 사이에 랜딩 플러그가 형성된 기판을 준비하는 단계; 상기 랜딩 플러그를 포함하는 전면에 절연막과 식각 정지막을 차례로 형성하는 단계; 스토리지노드 콘택 영역 상부의 상기 식각 정지막 및 절연막의 일부 두께를 식각하는 단계; 결과물의 전면에 스토리지노드 희생막을 형성하는 단계; 상기 스토리지노드 희생막, 식각 정지막, 절연막을 차례로 식각하여 상기 랜딩 플러그 상부를 오픈하는 콘택홀을 형성하는 단계; 및 선택적 증착법으로 상기 절연막 높이까지 상기 콘택홀 내에 콘택플러그를 형성하는 단계를 포함한다.

자기 정렬 콘택, 선택적 실리콘 증착, 에피텍셜 실리콘, 콘택 저항

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 소자분리막

23 : 게이트 패턴 24 : 게이트 스페이서

25 : 랜딩 플러그 26 : 제 1 층간절연막

27 : 제 2 층간절연막 28 : 식각 정지막

29 : SN 산화막 30 : 스토리지노드 콘택홀

31 : 스페이서 32 : 스토리지노드 콘택플러그

본 발명은 반도체 제조 기술에 관한 것으로, 특히 자기 정렬 콘택(Self Align Contact)으로 형성한 스토리지노드 콘택(Storage Node Contact) 및 스토리지노드 형성 방법에 관한 것이다.

DRAM을 비롯한 반도체 메모리 소자 제조 공정 분야에서는 큰 틀에 있어서는 기존의 기술을 이용하면서 더 작은 디자인 룰을 갖는 소자를 제작하는 것이 핵심적인 연구 과제라 할 수 있다.

따라서, 메모리 셀을 이루는 소자 중 가장 중요한 캐패시터 형성 기술 또한 기존 공정을 대부분 유지하면서 원하는 캐패시턴스를 확보할 수 있는 캐패시터 구조를 구현하는 방향으로 개선되어 왔다. 그 중 한 방향은 고유전율을 갖는 절연막을 적용하려는 것이며, 다른 한 방향은 캐패시터 하부 전극의 표면적을 효과적으로 증대시키는 것이다.

또한, 캐패시터 하부 전극의 표면적을 증대시키는 방법으로는 하부 전극의 높이를 증대시키는 방법과 하부 전극의 양면을 모두 이용하는 방법이 있는데, 후자는 통상 실린더형 캐패시터라고 한다.

한편, 종래에는 캐패시터 상/하부 전극 물질로서 도핑된 폴리실리콘막을 사용하여왔다. 그러나, 도핑된 폴리실리콘막을 사용하는 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버짓(Thermal Budget)을 증가시키는 문제점이 있으며, 특히 하부 전극으로 도핑된 폴리실리콘막을 적용할 경우에는 폴리실리콘 공핍 현상에 따른 캐패시턴스 저하 문제가 발생한다.

또한, 소자가 고집적화되면서 콘택 면적의 감소로 인해 콘택 저항의 증가와 동작 전류의 감소 현상이 나타나고 있고, 이로 인해 반도체 소자의 tWR 불량 및 수율 감소와 소자 열화 현상이 나타난다.

도 1 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 소자분리막(2)을 형성하여 활성 영역을 정의하고, 활성 영역 상에 게이트 산화막, 폴리실리콘막, 게이트 하드마스크가 차례로 적층된 게이트 패턴(3)을 형성한다.

이 때, 게이트 패턴(3) 형성 방법은 먼저 반도체 기판(1) 상에 게이트 산화막을 형성한 후, 게이트 산화막 상에 폴리실리콘막, 게이트 하드마스크를 차례로 증착한다. 그리고 나서, 게이트 하드마스크 상에 게이트 전극을 패터닝하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 식각마스크로 게이트 하드마스크를 식각한 후에, 포토레지스트 패턴을 제거하며, 게이트 하드마스크를 식각마스크로 폴리실리콘막과 게이트 산화막을 동시에 패터닝한다.

이어서, 저농도 소스/드레인 이온 주입을 실시하고, 게이트 패턴(3)의 측벽에 게이트 스페이서(4)를 형성한 후, 고농도 소스/드레인 이온 주입을 실시하여 소스/드레인(도시하지 않음)을 형성한다.

계속해서, 게이트 패턴(3)을 포함하는 전면에 층간절연막(도시하지 않음)을 증착하고, 랜딩 플러그 콘택 마스크를 사용하여 사진 및 식각 공정을 통해 랜딩 플 러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상에 폴리실리콘막을 증착하고, CMP를 실시하여 게이트 하드마스크가 오픈될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택(5)을 형성한다.

이어서, 랜딩 플러그 콘택(5)을 포함하는 전면에 제 1 층간절연막(6)을 증착하고, 비트라인 형성 공정을 실시하여 비트라인 콘택 및 비트라인(도시하지 않음)을 형성한다.

이어서, 결과물의 전면에 제 2 층간절연막(7)을 증착하고, 하부 전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 스토리지노드 콘택홀을 형성하고, 스토리지노드 콘택홀의 측면부에 스페이서(8)을 형성한 후, 스토리지노드 콘택홀을 매립하기 위해 폴리실리콘막을 증착하여 스토리지노드 콘택플러그(9)를 형성한다.

도 1b에 도시된 바와 같이, 전체 구조 상에 식각 정지막(10)으로서 질화막을 증착한다. 이 때, 식각 정지막(10)은 SN 산화막(11) 식각시 하부 구조물이 식각되는 것을 방지하기 위한 식각 베리어 역할을 한다.

도 1c에 도시된 바와 같이, 식각 정지막(10) 상에 SN 산화막(11)을 형성한다. SN 산화막(11)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이다.

이어서, SN 산화막(11)과 식각정지막(10a)을 순차적으로 식각하여 스토리지노드 콘택플러그(9) 상부를 오픈하는 스토리지노드홀(12)을 형성한다.

상술한 바와 같이, 스토리지노드콘택플러그 형성 공정에서 식각 정지막, SN 산화막을 증착하고, 식각 공정을 통하여 스토리지노드홀이 형성된다. 스토리지노드 홀에 플러그 물질을 증착, 분리 공정을 진행하는 두 번의 공정을 진행함으로써 스토리지노드 콘택플러그의 콘택 저항이 증가하고, 공정 스텝이 증가하는 문제가 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택 저항을 감소시키면서 소자의 제조 공정을 단순화하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 다수의 게이트 패턴과 상기 게이트 패턴 사이에 랜딩 플러그가 형성된 기판을 준비하는 단계, 상기 랜딩 플러그를 포함하는 전면에 절연막과 식각 정지막을 차례로 형성하는 단계, 스토리지노드 콘택 영역 상부의 상기 식각 정지막 및 절연막의 일부 두께를 식각하는 단계, 결과물의 전면에 스토리지노드 희생막을 형성하는 단계, 상기 스토리지노드 희생막, 식각 정지막, 절연막을 차례로 식각하여 상기 랜딩 플러그 상부를 오픈하는 콘택홀을 형성하는 단계, 및 선택적 증착법으로 상기 절연막 높이까지 상기 콘택홀 내에 콘택플러그를 형성하는 단계를 포함한다.

이와 같이, 콘택플러그 물질로 선택적 실리콘 증착법을 통해 폴리실리콘 또 는 에피텍셜 실리콘을 선택적으로 성장시킨 후 스토리지노드 하부 전극을 형성하므로써, 콘택플러그 증착 후의 분리 공정을 생략할 수 있어 공정의 단순화가 가능하고 랜딩 플러그와 스토리지노드 콘택플러그와 스토리지노드 하부 전극 간의 콘택 저항을 감소시킬 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 소자분리막(22)을 형성하여 활성 영역을 정의하고, 활성 영역 상에 게이트 산화막, 폴리실리콘막, 게이트 하드마스크가 차례로 적층된 게이트 패턴(23)을 형성한다.

이 때, 게이트 패턴(23) 형성 방법은 먼저 반도체 기판(21) 상에 게이트 산화막을 형성한 후, 게이트 산화막 상에 폴리실리콘막, 게이트 하드마스크를 차례로 증착한다. 그리고 나서, 게이트 하드마스크 상에 게이트 전극을 패터닝하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 식각마스크로 게이트 하드마스크를 식각한 후에, 포토레지스트 패턴을 제거하며, 게이트 하드마스크를 식각마스크로 폴리실리콘막과 게이트 산화막을 동시에 패터닝한다.

이어서, 저농도 소스/드레인 이온 주입을 실시하고, 게이트 패턴(23)의 측벽에 게이트 스페이서(24)를 형성한 후, 고농도 소스/드레인 이온 주입을 실시하여 소스/드레인(도시하지 않음)을 형성한다.

계속해서, 게이트 패턴(23)을 포함하는 전면에 층간절연막(도시하지 않음)을 증착하고, 랜딩 플러그 콘택 마스크를 사용하여 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상에 폴리실리콘막을 증착하고, CMP를 실시하여 게이트 하드마스크가 오픈될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택(25)을 형성한다.

이어서, 랜딩 플러그 콘택(25)을 포함하는 전면에 제 1 층간절연막(26)을 증착하고, 비트라인 형성 공정을 실시하여 비트라인 콘택 및 비트라인(도시하지 않음)을 형성한다.

이어서, 결과물의 전면에 제 2 층간절연막(27), 식각 정지막(28)을 차례로 형성한다. 이 때, 식각 정지막(28)은 SN 산화막(29) 식각시 하부 구조물이 식각되는 것을 방지하기 위한 식각 베리어 역할을 한다.

한편, 제 2 층간절연막(27)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phospho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있고, 4000Å∼7000Å의 두께로 형성하며 CMP 공정을 실시하여 평탄화된다.

식각 정지막(28)은 저압화학기상증착방식(LPCVD)의 실리콘 질화막(Si₃N₄)으로 형성하며, 그 두께는 500Å∼1500Å으로 한다.

도 2b에 도시된 바와 같이, 스토리지노드 콘택플러그가 형성될 부분의 식각 정지막(28a)을 선택적으로 제거하는 식각 공정을 진행한다. 이러한 식각 공정을 통하여, 제 2 층간절연막(27a)도 500Å∼3000Å 두께가 제거된다.

도 2c에 도시된 바와 같이, 일부 영역이 식각된 제 2 층간절연막(27a), 식각 정지막(28a)을 포함하는 전면에 SN 산화막(29)을 증착한다. SN 산화막(29)은 BPSG, USG, PETEOS 또는 HDP 산화막으로 형성하고, SN 산화막(29)의 두께는 캐패시터의 형성 모양에 따라 캐패시터의 용량을 충족시키기 위해 조절 가능하며, 일반적으로 실린더 타입(Cylinder)의 경우 15000Å∼20000Å으로 형성하고, 콘케이브 타입(Concave)의 경우 20000Å∼30000Å으로 형성한다.

도 2d에 도시된 바와 같이, SN 산화막(29a), 식각 정지막(28b), 제 2 층간절연막(27b), 제 1 층간절연막(26a)을 차례로 식각하여 랜딩 플러그 콘택(25)을 오픈하는 스토리지노드 콘택홀(30)을 형성한다.

이 때, SN 산화막(29a)을 먼저 식각하고, 식각 정지막(28b)을 식각 마스크로, 제 2 층간절연막(27b), 제 1 층간절연막(26a)을 차례로 식각하여 랜딩 플러그 콘택(25)이 오픈되는 자기 정렬(Self Align) 방식에 의한 스토리지노드 콘택홀(30)이 형성된다.

도 2e에 도시된 바와 같이, 스토리지노드 콘택홀(30)의 측벽에 스페이서(31) 을 형성한다. 스토리지노드 콘택플러그를 채우기 위한 전처리 과정으로 건식 세정(Dry Cleaning)을 실시한다. 건식 세정으로 식각 잔유물을 제거하고 스탠다드 세정 및 불산 세정을 통하여 스토리지노드 콘택홀(30) 계면에 생성된 이종 물질을 제거하며, 플라즈마와 H₂ 베이킹을 이용한 인시튜(in situ) 세정을 이용하여 스토리지노드 콘택홀(30)과 랜딩 플러그 콘택(25) 사이의 불순물을 완전히 제거한다.

이어서, 선택적 실리콘 증착(Selective Silicon Deposition; 이하 'SSD')으로 스토리지노드 콘택홀(30)을 매워 스토리지노드 콘택플러그(32)를 형성한다. SSD 공정은 600℃∼800℃의 온도에서 진행하며 스토리지노드 콘택플러그(32)를 80% 이상 채우는 조건으로 진행한다.

SSD 공정은 실리콘 증착 소스로서 SiH₂Cl₂, SiH₄, Si₂H₆을 사용하며 실리콘 식각 및 선택비 조절 소스로서 Cl₂ 및 HCl을 사용한다. 이러한 방식으로 증착하면 실리콘이 노출된 부분에서는 콘택 물질인 실리콘의 증착이 이루어지나 실리콘이 노출되지 않은 부분에서는 실리콘의 증착이 되지 않아 선택적으로 콘택 부분에서만 플러그 증착이 가능하다.

또한, SSD 공정의 경우 하부 물질에 따라 증착되는 물질이 결정되는데 같은 물질로 증착하더라도 하부 콘택 물질이 비결정질(Amorphous)이면 비결정질 폴리실리콘 형태로 증착되고, 폴리실리콘이면 폴리실리콘의 형태로, 하부 물질이 싱글 크리스탈 실리콘이면 에피텍셜 실리콘(Epitaxial Si)으로 증착되는 특징이 있다.

한편, SSD 공정으로 스토리지노드 콘택플러그를 형성하게 되면 스토리지노드 콘택플러그를 분리시키기 위한 에치백 공정이나 CMP 공정이 필요하지 않기 때문에 공정 감소 효과도 확보하게 된다. 스토리지노드 콘택플러그 형성 후에는 마스크 공정이나 에치백 공정 없이 바로 스토리지노드 하부 전극을 형성할 수 있기 때문에 기존 공정에 비해 계면의 이종 물질의 증착이 억제되어 콘택 저항 감소 효과가 있다. 특히, 폴리실리콘을 하부 전극으로 사용할 때는 인시튜로 증착 가능하기 때문에 계면에서의 콘택 저항의 감소 효과는 MIM 캐패시터에서 보다 더 크게 나타난다.

계속해서 도면에 도시하진 않았지만, 스토리지노드 콘택홀을 따라 캐패시터 하부 전극을 증착한다. 이 때, 하부 전극으로 폴리실리콘, 티타늄나이트라이드(TiN), 루테늄(Ru)을 사용한다.

이어서, 하부 전극 분리 공정을 실시하고, SN 산화막(29)을 제거한 후, 하부 전극을 따라 유전체와 상부 전극을 차례로 증착하여 캐패시터를 형성한다.

상술한 바와 같이, 소자의 콘택 저항을 감소시키고 동작 전류를 향상시키기 위해 SSD 공정으로 스토리지노드 콘택플러그를 형성하므로써 SPE(Solid Phase Epitaxy)를 증착하여 콘택 저항을 감소시킬 수 있다.

또한, 스토리지노드 콘택플러그 공정을 생략할 수 있기 때문에 공정 스텝이 줄어 공정 감소 효과도 확보할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 스토리지노드 식각 정지막을 하드마스크로 사용하여 자기 정렬 방식을 진행한 후 SSD 방식으로 스토리지노드 콘택플러그를 채움으로써, 랜딩 플러그 콘택과 스토리지노드 콘택, 스토리지노드 콘택과 스토리지 하부 전극 간의 콘택 저항을 감소시키며, 스토리지노드 콘택플러그의 분리 공정인 에치백 또는 CMP 공정을 생략할 수 있으므로 공정을 단순화할 수 있는 효과가 있다.

Claims (9)

1. 다수의 게이트 패턴과 상기 게이트 패턴 사이에 랜딩 플러그가 형성된 기판을 준비하는 단계;

   상기 랜딩 플러그를 포함하는 전면에 절연막과 식각 정지막을 차례로 형성하는 단계;

   스토리지노드 콘택 영역 상부의 상기 식각 정지막 및 절연막의 일부 두께를 식각하는 단계;

   결과물의 전면에 스토리지노드 희생막을 형성하는 단계;

   상기 스토리지노드 희생막, 식각 정지막, 절연막을 차례로 식각하여 상기 랜딩 플러그 상부를 오픈하는 콘택홀을 형성하는 단계; 및

   선택적 증착법으로 상기 절연막 높이까지 상기 콘택홀 내에 콘택플러그를 형성하는 단계

   를 포함하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 선택적 증착법은 실리콘 증착 소스로 SiH₂Cl₂, SiH₄, 또는 Si₂H₆을 사용하는 반도체 소자 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 선택적 증착법은 실리콘이 노출된 부분에서만 선택적으로 실리콘을 증착하되 실리콘 선택비 소스로 Cl₂ 또는 HCl을 사용하는 반도체 소자 제조 방법.
4. 제 1 항에 있어서,

   상기 선택적 증착법으로 절연막 높이까지 상기 콘택홀 내에 콘택플러그를 형성하는 단계는,

   식각 잔유물을 제거하는 단계; 및

   600℃∼800℃의 온도에서 진행하며, 상기 절연막 높이의 80% 이상을 매립하는 단계를 포함하는 반도체 소자 제조 방법.
5. 제 4 항에 있어서,

   상기 식각 잔유물을 제거하는 단계는,

   건식 세정 또는 습식 세정을 실시하며, 불산 용액을 최종 세정을 실시하는 반도체 소자 제조 방법.
6. 제 4 항에 있어서,

   상기 식각 잔유물을 제거하는 단계는,

   선택적 실리콘 증착법을 실시하기 직전에 플라즈마 처리 및 H₂ 베이킹 공정을 통하여 상기 랜딩 플러그 상부에 존재하는 자연 산화막을 완전히 제거한 후 선택적 실리콘 증착법을 실시하는 반도체 소자 제조 방법.
7. 제 1 항에 있어서,

   상기 절연막은 4000Å∼7000Å의 두께로 형성하는 반도체 소자 제조 방법.
8. 제 1 항에 있어서,

   상기 식각 정지막은 실리콘 질화막을 사용하며 500Å∼1500Å의 두께로 형성하는 반도체 소자 제조 방법.
9. 제 1 항에 있어서,

   상기 절연막은 상기 식각 정지막을 식각할 때 500Å∼3000Å 두께가 제거되는 반도체 소자 제조 방법.

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