KR20100104685A - 커패시터를 갖는 반도체 장치의 형성방법 - Google Patents

커패시터를 갖는 반도체 장치의 형성방법 Download PDF

Info

Publication number
KR20100104685A
KR20100104685A KR1020090023264A KR20090023264A KR20100104685A KR 20100104685 A KR20100104685 A KR 20100104685A KR 1020090023264 A KR1020090023264 A KR 1020090023264A KR 20090023264 A KR20090023264 A KR 20090023264A KR 20100104685 A KR20100104685 A KR 20100104685A
Authority
KR
South Korea
Prior art keywords
film
layer
lower electrode
forming
molding
Prior art date
Application number
KR1020090023264A
Other languages
English (en)
Other versions
KR101610826B1 (ko
Inventor
정승식
정정희
김영진
남석우
임한진
윤경렬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090023264A priority Critical patent/KR101610826B1/ko
Priority to US12/659,548 priority patent/US8481398B2/en
Publication of KR20100104685A publication Critical patent/KR20100104685A/ko
Application granted granted Critical
Publication of KR101610826B1 publication Critical patent/KR101610826B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

커패시터 전극의 표면오염을 방지할 수 있는 반도체 장치의 형성방법을 제공한다. 기판 상에 하부전극막을 형성한다. 상기 하부전극막에 표면산화막을 형성한다. 상기 하부전극막을 부분적으로 제거하여 하부전극을 형성한다. 상기 표면산화막을 제거하여 상기 하부전극을 노출한다. 상기 하부전극 상에 커패시터 유전막을 형성한다. 상기 커패시터 유전막 상에 상부전극을 형성한다.

Description

커패시터를 갖는 반도체 장치의 형성방법{Method of fabricating semiconductor device having capacitor}
본 발명은 반도체 장치에 관한 것으로, 특히 커패시터를 갖는 반도체 장치의 형성방법에 관한 것이다.
커패시터(capacitor)는 디램(Dynamic Random Access Memory; DRAM)과 같은 반도체 장치에 널리 채택되고 있다. 그런데 상기 반도체 장치의 고집적화에 따라 상기 커패시터를 입체적으로 배치하는 기술이 연구되고 있다. 이 경우에, 상기 커패시터의 전극들은 높은 종횡비(high aspect ratio)를 이룬다. 상기 높은 종횡비를 갖는 전극들은 표면오염에 매우 취약한 경향을 보인다. 상기 전극들의 표면오염은 상기 커패시터의 전기적 특성을 불량하게 한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 커패시터 전극의 표면오염을 방지할 수 있는 반도체 장치의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 반도체 장치의 형성방법을 제공한다. 기판 상에 하부전극막을 형성한다. 상기 하부전극막에 표면산화막을 형성한다. 상기 하부전극막을 부분적으로 제거하여 하부전극을 형성한다. 상기 표면산화막을 제거하여 상기 하부전극을 노출한다. 상기 하부전극 상에 커패시터 유전막을 형성한다. 상기 커패시터 유전막 상에 상부전극을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 표면산화막은 프리플로우 공정(pre-flow process), 산화 공정(oxidation process), 증착 공정(deposition process), 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 이용하여 형성할 수 있다. 상기 프리플로우 공정(pre-flow process)은 O3 를 사용할 수 있다. 상기 산화 공정(oxidation process)은 O2, O3, 및 H2O로 이루어진 일군에서 선택된 하나를 사용할 수 있다. 상기 증착 공정(deposition process)은 O2, O3, H2O, 금속소스가스, 실리콘소스 가스, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 사용할 수 있다.
다른 실시 예에 있어서, 상기 표면산화막을 형성하는 것은 프리플로우 공정(pre-flow process) 또는 산화 공정(oxidation process)을 이용하여 상기 하부전극막에 제 1 산화막을 형성하고, 증착 공정(deposition process)을 이용하여 상기 제 1 산화막 상에 제 2 산화막을 형성하는 것을 포함할 수 있다. 상기 증착 공정은 O2, O3, H2O, 금속소스가스, 실리콘소스 가스, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 사용할 수 있다. 상기 제 2 산화막은 AlO 막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극막을 형성하기 전에, 상기 기판에 몰딩막을 형성할 수 있다. 상기 몰딩막을 패터닝하여 트렌치를 형성할 수 있다. 상기 하부전극막은 상기 트렌치의 측벽을 덮을 수 있다. 상기 몰딩막은 제 1 몰딩막, 제 2 몰딩막, 및 제 3 몰딩막을 차례로 적층 하여 형성할 수 있다. 상기 제 1 몰딩막, 상기 제 2 몰딩막, 및 상기 제 3 몰딩막은 서로 다른 식각선택비를 갖는 물질막일 수 있다. 상기 제 1 몰딩막은 비피에스지(Boro-Phospho Silicate Glass; BPSG)막일 수 있다. 상기 제 2 몰딩막은 티이오에스(Tetra Ethyl Ortho Silicate; TEOS)막일 수 있다. 상기 제 3 몰딩막은 엘디티이오에스(Low Deposition rate Tetra Ethyl Ortho Silicate; LDTEOS)막일 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 몰딩막 및 상기 제 3 몰딩막 사이에 버팀 막(supporter layer)을 형성할 수 있다. 상기 버팀 막은 상기 몰딩막에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 하부전극막은 상기 버팀 막의 측벽 에 접촉할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극막 상에 상기 트렌치를 채우는 희생막을 형성할 수 있다. 상기 하부전극을 노출하는 것은 상기 몰딩막 및 상기 희생막을 제거하는 것을 포함할 수 있다. 상기 희생막은 Hydro Carbon 계열의 유기물 폴리머막으로 형성할 수 있다. 상기 희생막은 오엔에스피(organic seperate node photoresist; ONSP) 막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극막은 TiN 막, TaN 막, ZrN 막, HfN 막, NbN 막, TiAlN 막, TaAlN 막, Ti 막, Ta 막, Zr 막, Hf 막, Nb 막, Ru 막, RuO 막, Ir 막, Pt 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극은 상기 하부전극막보다 얇게 형성할 수 있다.
본 발명의 실시 예들에 따르면, 하부전극막의 표면에 표면산화막을 형성하고, 트렌치를 채우는 희생막을 형성하고, 상기 희생막 및 상기 표면산화막을 제거하고, 커패시터 유전막 및 상부전극을 형성한다. 상기 표면산화막을 제거하는 동안 상기 트렌치 내에 잔존하는 오염물질들이 완전히 제거될 수 있다. 이에 따라, 상기 커패시터 유전막은 상대적으로 균일한 두께 및 조성비를 보일 수 있다. 즉, 상기 커패시터 유전막은 기판 전면에 걸쳐서 매우 균일한 유전율 및 우수한 신뢰성을 구비할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시 예들에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 플로차트(flow chart)이다.
도 1을 참조하면, 본 발명의 실시 예들에 따른 커패시터를 갖는 반도체 장치의 형성방법은 몰딩막을 형성하고(S10), 트렌치를 형성하고(S20), 하부전극막을 형성하고(S30), 표면산화막을 형성하고(S40), 희생막을 형성하고(S50), 하부전극을 형성하고(S60), 커패시터 유전막을 형성하고(S70), 상부전극을 형성하는(S80) 것을 포함한다.
본 발명의 실시 예들에 따른 상기 반도체 장치는 40nm 또는 그 이하의 미세패턴을 갖는 디램 소자(DRAM device)일 수 있다. 상기 디램 소자(DRAM device)는 오시에스 노드 커패시터(One Cylinder Storage node capacitor)를 채택할 수 있다. 상기 오시에스 노드 커패시터의 하부전극은 TiN과 같은 금속막으로 형성할 수 있으며, 25:1 이상의 높은 종횡비(high aspect ratio)를 갖는 실린더 또는 컵 모양으로 형성할 수 있다. 상기 하부전극의 표면오염은 커패시터의 전기적 특성불량을 유발한다.
본 발명의 실시 예들에 따르면, 하부전극막에 표면산화막을 형성하고(S40), 희생막을 형성하고(S50), 하부전극을 형성(S60)한다. 상기 희생막을 제거한 후, 상기 표면산화막을 제거할 수 있다. 상기 표면산화막은 상기 희생막의 찌꺼기 및 상기 희생막에 포함된 오염물질들이 상기 하부전극의 표면에 남는 것을 방지하는 역할을 할 수 있다.
[제 1 실시 예]
도 2-4, 도 6, 도 8-9, 도 11, 및 도 13은 본 발명의 제 1 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도들이다. 도 5는 도 4의 E1 부분을 자세히 보여 주는 상세도이고, 도 7은 도 6의 E2 부분을 자세히 보여 주는 상세도이며, 도 12는 도 11의 E3 부분을 자세히 보여 주는 상세도이다. 도 10은 도 9의 이해를 돕기 위한 평면도이다.
도 2를 참조하면, 기판(도시하지 않음) 상에 하부절연막(65), 매립 콘택트플러그(buried contact plug; 71), 및 랜딩 패드(landing pad; 73)를 형성할 수 있다. 상기 하부절연막(65)은 상기 기판을 덮는 제 1 절연막(63) 및 상기 제 1 절연막(63)을 덮는 제 2 절연막(64)으로 형성할 수 있다. 상기 하부절연막(65)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및/또는 이들의 조합막으로 형성할 수 있다.
상기 매립 콘택트플러그(71)는 상기 제 1 절연막(63)을 관통할 수 있다. 상기 랜딩 패드(73)는 상기 제 1 절연막(63) 상에 형성할 수 있다. 상기 랜딩 패드(73)는 상기 매립 콘택트플러그(71)에 접촉할 수 있다. 상기 하부절연막(65) 및 상기 랜딩 패드(73)는 평탄화된 상부표면을 갖도록 형성할 수 있다. 이 경우에, 상기 랜딩 패드(73) 및 상기 제 2 절연막(64)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다. 상기 랜딩 패드(73) 및 상기 매립 콘택트플러그(71)는 폴리실리콘막, 금속실리사이드막, 금속막, 금속질화막, 및/또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 랜딩 패드(73) 및 상기 매립 콘택트플러그(71)는 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다. 상기 랜딩 패드(73)는 생략할 수 있다.
상기 하부절연막(65) 및 상기 랜딩 패드(73)를 갖는 상기 기판 상에 식각저지막(81), 제 1 몰딩막(83), 제 2 몰딩막(84), 버팀 막(supporter layer; 87), 및 제 3 몰딩막(85)을 차례로 형성할 수 있다. 상기 제 1 몰딩막(83), 상기 제 2 몰딩막(84), 및 상기 제 3 몰딩막(85)은 몰딩막(86)을 구성할 수 있다(도 1의 S10).
상기 식각저지막(81)은 상기 하부절연막(65) 및 상기 랜딩 패드(73)를 덮도록 형성할 수 있다. 상기 식각저지막(81)은 상기 몰딩막(86)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 식각저지막(81)은 상기 몰딩막(86)을 제거하기 위한 가스 및/또는 용액에 대하여 저항성이 강한 물질막일 수 있다. 예를 들면,상기 식각저지막(81)은 상기 몰딩막(86)에 대하여 100:1 보다 낮은 식각율을 갖는 물질막으로 형성할 수 있다. 상기 식각저지막(81)은 화학기상증착(chemical vapor deposition; CVD)방법에 의한 실리콘질화막으로 형성할 수 있다.
상기 제 1 몰딩막(83), 상기 제 2 몰딩막(84), 및 상기 제 3 몰딩막(85)은 서로 다른 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 1 몰딩막(83)은 상기 제 2 몰딩막(84)보다 높은 식각율을 갖는 물질막으로 형성할 수 있다. 상기 제 2 몰딩막(84)은 상기 제 3 몰딩막(85)보다 높은 식각율을 갖는 물질막으로 형성할 수 있다. 상기 제 1 몰딩막(83)은 비피에스지(Boro-Phospho Silicate Glass ; BPSG)막으로 형성할 수 있다. 상기 제 2 몰딩막(84)은 티이오에스(Tetra Ethyl Ortho Silicate; TEOS)막으로 형성할 수 있다. 상기 제 3 몰딩막(85)은 엘디티이오에스(Low Deposition rate Tetra Ethyl Ortho Silicate; LDTEOS)막으로 형성할 수 있다. 상기 버팀 막(87)은 상기 몰딩막(86)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 버팀 막(87)은 상기 몰딩막(86)을 제거하기 위한 가스 및/또는 용액에 대하여 저항성이 강한 물질막일 수 있다. 예를 들면,상기 버팀 막(87)은 상기 몰딩막(86)에 대하여 100:1 보다 낮은 식각율을 갖는 물질막으로 형성할 수 있다. 상기 버팀 막(87)은 화학기상증착(CVD)방법에 의한 실리콘질화막으로 형성할 수 있다. 상기 버팀 막(87)은 생략할 수 있다.
도 3을 참조하면, 상기 몰딩막(86)을 패터닝하여 트렌치(92)를 형성할 수 있다(도 1의 S20).
상기 몰딩막(86)의 패터닝에는 포토레지스트 패턴 및/또는 하드마스크 패턴을 사용하는 사진 공정 및 에칭 공정이 적용될 수 있다. 구체적으로, 상기 제 3 몰 딩막(85)을 이방성 식각하여 상부 트렌치(89)를 형성할 수 있다. 상기 상부 트렌치(89)의 바닥에 상기 버팀 막(87)을 노출할 수 있다. 상기 버팀 막(87)을 제거하여 상기 제 2 몰딩막(84)을 노출할 수 있다. 상기 제 2 몰딩막(84)을 이방성 식각하여 중간 트렌치(90)를 형성할 수 있다. 등방성 에칭 공정을 이용하여 상기 중간 트렌치(90)를 확장할 수 있다. 상기 중간 트렌치(90)의 바닥에 상기 제 1 몰딩막(83)을 노출할 수 있다. 상기 제 1 몰딩막(83)을 이방성 식각하여 하부 트렌치(91)를 형성할 수 있다. 등방성 에칭 공정을 이용하여 상기 하부 트렌치(91)를 확장할 수 있다. 상기 하부 트렌치(91)의 바닥에 상기 식각저지막(81)을 노출할 수 있다. 상기 식각저지막(81)을 제거하여 상기 랜딩 패드(73)를 노출할 수 있다.
상기 상부 트렌치(89) 및 상기 하부 트렌치(91)는 상기 중간 트렌치(90)를 경유하여 서로 연통 될 수 있다. 상기 상부 트렌치(89), 상기 중간 트렌치(90), 및 상기 하부 트렌치(91)는 상기 트렌치(92)를 구성할 수 있다. 상기 트렌치(92)의 바닥에 상기 랜딩 패드(73)가 노출될 수 있다. 즉, 상기 트렌치(92)는 상기 제 3 몰딩막(85), 상기 버팀 막(supporter layer; 87), 상기 제 2 몰딩막(84), 상기 제 1 몰딩막(83), 및 상기 식각저지막(81)을 차례로 관통할 수 있다. 상기 트렌치(92)는 25:1 이상의 높은 종횡비(high aspect ratio)를 갖는 실린더 또는 컵 모양으로 형성할 수 있다. 상기 트렌치(92)는 상기 랜딩 패드(73) 및/또는 상기 매립 콘택트플러그(71)에 대응하여 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다.
상기 중간 트렌치(90)의 상단영역은 상기 상부 트렌치(89)의 하단영역보다 큰 폭을 갖도록 형성할 수 있다. 또한, 상기 버팀 막(87)의 하부에 언더컷(undercut)영역이 형성될 수 있다. 상기 중간 트렌치(90)는 상부의 폭이 하부의 폭보다 큰 역사다리 꼴일 수 있다. 상기 하부 트렌치(91)의 상단영역은 상기 중간 트렌치(90)의 하단영역보다 큰 폭을 갖도록 형성할 수 있다. 또한, 상기 제 2 몰딩막(84)의 하부에 언더컷(undercut)영역이 형성될 수 있다. 상기 하부 트렌치(91) 또한 상부의 폭이 하부의 폭보다 큰 역사다리 꼴일 수 있다.
도 4 및 도 5를 참조하면, 상기 트렌치(92)를 갖는 상기 기판에 하부전극막(95)을 형성할 수 있다(도 1의 S30). 상기 하부전극막(95)은 상기 몰딩막(86)에 대하여 식각선택비를 갖는 도전막으로 형성할 수 있다. 상기 하부전극막(95)은 TiN 막, TaN 막, ZrN 막, HfN 막, NbN 막, TiAlN 막, TaAlN 막, Ti 막, Ta 막, Zr 막, Hf 막, Nb 막, Ru 막, RuO 막, Ir 막, Pt 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 하부전극막(95)은 제 1 두께(d1)로 형성할 수 있다.
상기 하부전극막(95)은 상기 트렌치(92)의 내벽을 덮을 수 있다. 도 4에 도시된 바와 같이, 상기 하부전극막(95)은 상기 트렌치(92)의 내벽을 따라 일정한 두께를 갖도록 형성할 수 있다. 상기 하부전극막(95)은 상기 랜딩 패드(73)를 덮을 수 있다. 즉, 상기 하부전극막(95)은 상기 랜딩 패드(73)에 접촉할 수 있다. 상기 랜딩 패드(73)가 생략된 경우에, 상기 하부전극막(95)은 상기 매립 콘택트플러그(71)에 접촉할 수 있다. 또한, 상기 하부전극막(95)은 상기 버팀 막(87)의 측벽에 접촉할 수 있다. 상기 하부전극막(95)은 물리기상증착법(Physical Vapor Deposition; PVD), 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 전해도금법, 무전해도금법, 또는 이들의 조합으로 형성할 수 있다. 예를 들면, 상기 하부전극막(95)은 물리기상증착법(Physical Vapor Deposition; PVD)에 의한 TiN 막으로 형성할 수 있다. 상기 하부전극막(95)은 상기 몰딩막(86)에 대하여 상대적으로 낮은 식각율을 갖는 도전막으로 형성할 수 있다. 예를 들면, 상기 하부전극막(95): 상기 몰딩막(86)의 식각 속도는 1:100 또는 그 이상일 수 있다.
도 5는 도 4의 E1 부분을 자세히 보여 주는 상세도이다. 상기 하부전극막(95)은 주상구조(columnar structure)를 갖도록 형성될 수 있다. 즉, 상기 하부전극막(95)의 표면은 울퉁불퉁할 수 있다. 예를 들면, 상기 하부전극막(95)은 울퉁불퉁한 표면을 갖는 TiN 막일 수 있다.
도 6 및 도 7을 참조하면, 상기 하부전극막(95) 상에 표면산화막(77)을 형성할 수 있다(도 1의 S40). 상기 표면산화막(77)은 상기 하부전극막(95)을 덮는 제 1 산화막(75) 및 상기 제 1 산화막(75)을 덮는 제 2 산화막(76)으로 형성할 수 있다. 상기 제 1 산화막(75) 및 상기 제 2 산화막(76)은 인시츄(in-situ) 공정을 이용하여 형성할 수 있다. 즉, 상기 제 1 산화막(75) 및 상기 제 2 산화막(76)은 동일한 설비 내에서 연속적으로 형성할 수 있다. 그러나 상기 제 1 산화막(75) 및 상기 제 2 산화막(76) 중 선택된 하나는 생략할 수 있다.
본 발명의 제 1 실시 예에서, 상기 제 1 산화막(75)은 O3 를 사용하는 프리 플로우 공정(pre-flow process)을 사용하여 형성할 수 있다. 예를 들면, 상기 하부전극막(95)이 TiN 막인 경우에, 상기 제 1 산화막(75)은 TiO2 막으로 형성할 수 있다. 상기 제 2 산화막(76)은 증착 공정(deposition process)을 사용하여 형성할 수 있다. 상기 제 2 산화막(76)은 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 및/또는 이들의 조합에 의한 금속산화막으로 형성할 수 있다. 예를 들면, 상기 제 2 산화막(76)은 AlO 막으로 형성할 수 있다.
상기 제 1 산화막(75) 및 상기 제 2 산화막(76)은 상기 하부전극막(95)의 표면을 따라 균일한 두께를 갖도록 형성할 수 있다. 도 7에 도시된 바와 같이, 상기 하부전극막(95)의 두께는 상대적으로 감소할 수 있으며, 상기 하부전극막(95)의 표면은 상대적으로 평평해질 수 있다.
본 발명의 몇몇 다른 실시 예에서, 상기 표면산화막(77)은 프리플로우 공정(pre-flow process), 산화 공정(oxidation process), 증착 공정(deposition process), 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 이용하여 형성할 수 있다. 상기 프리플로우 공정(pre-flow process)은 O3 를 사용할 수 있다. 상기 산화 공정(oxidation process)은 O2, O3, 및 H2O로 이루어진 일군에서 선택된 하나를 사용할 수 있다. 상기 증착 공정(deposition process)은 O2, O3, H2O, 금속소스가스, 실리콘소스 가스, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 사용할 수 있다.
다른 실시 예에서, 상기 표면산화막(77)을 형성하는 것은 프리플로우 공정(pre-flow process) 또는 산화 공정(oxidation process)을 이용하여 상기 제 1 산화막(75)을 형성하고, 증착 공정(deposition process)을 이용하여 상기 제 2 산화막(76)을 형성하는 것을 포함할 수 있다. 상기 증착 공정은 O2, O3, H2O, 금속소스가스, 실리콘소스 가스, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 사용할 수 있다. 상기 제 1 산화막(75)은 0.1nm - 2nm 두께로 형성할 수 있다. 예를 들면, 상기 제 1 산화막(75)은 1nm 두께로 형성할 수 있다.
도 8을 참조하면, 상기 트렌치(92)를 채우고 상기 표면산화막(77)을 덮는 희생막(79)을 형성할 수 있다(도 1의 S50). 상기 희생막(79)은 Hydro Carbon 계열의 유기물 폴리머막으로 형성할 수 있다. 상기 희생막(79)은 상기 Hydro Carbon 계열의 유기물 폴리머막으로 형성할 경우 상대적으로 우수한 양산효율을 보일 수 있다. 예를 들면, 상기 희생막(79)은 오엔에스피(organic seperate node photoresist; ONSP) 막으로 형성할 수 있다. 상기 희생막(79)은 상기 트렌치(92)를 완전히 채우고 상기 기판의 전면을 덮을 수 있다.
이와는 달리, 상기 희생막(79)은 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 및/또는 이들의 조합에 의한 실리콘산화막으로 형성할 수 있다. 또 다른 실시 예에서, 상기 희생막(79)은 생략할 수 있다.
도 9를 참조하면, 노드 분리 공정을 이용하여 상기 하부전극막(95)을 부분적 으로 제거하여 하부전극(95')을 형성할 수 있다(도 1의 S60). 상기 하부전극(95')은 상기 트렌치(92) 내에 보존될 수 있다. 상기 하부전극(95')은 상기 랜딩 패드(73)에 접촉할 수 있다.
상기 노드 분리 공정은 화학기계적연마( chemical mechanical polishing; CMP)공정, 에치백(etch-back)공정, 및/또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 하부전극(95')은 상기 버팀 막(87)을 정지막으로 채택하는 화학기계적연마( chemical mechanical polishing; CMP)공정을 적용하여 형성할 수 있다. 이 경우에, 상기 제 3 몰딩막(85)은 완전히 제거될 수 있다. 그 결과, 상기 버팀 막(87), 상기 하부전극(95'), 상기 표면산화막(77), 및 상기 희생막(79)의 상부표면들은 동일평면상에 노출될 수 있다. 상기 희생막(79)은 상기 트렌치(92) 내에 잔존할 수 있다. 상기 표면산화막(77)은 상기 하부전극(95') 및 상기 희생막(79) 사이에 잔존할 수 있다.
이어서 상기 버팀 막(87)을 패터닝하여 상기 제 2 몰딩막(84)을 부분적으로 노출하는 버팀 패던(support pattern; 87')을 형성할 수 있다. 상기 버팀 패던(87')은 사진 및 에칭 공정을 사용하여 형성할 수 있다.
본 발명의 다른 실시 예에서, 상기 노드 분리 공정은 상기 제 3 몰딩막(85)이 노출될 때까지 상기 희생막(79), 상기 표면산화막(77), 및 상기 하부전극막(95)을 부분적으로 제거하는 것을 포함할 수 있다. 이 경우에, 상기 제 3 몰딩막(85)은 상기 버팀 막(87) 상에 잔존할 수 있다. 이어서, 상기 제 3 몰딩막(85) 및 상기 버팀 막(87)을 연속적으로 패터닝하여 상기 제 2 몰딩막(84)을 부분적으로 노출할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 노드 분리 공정은 상기 희생막(79)을 부분적으로 제거하여 상기 표면산화막(77)의 상부표면을 부분적으로 노출하는 것을 포함할 수 있다. 상기 희생막(79)의 부분적 제거에는 노광 공정 및 애슁 공정이 적용될 수 있다. 이 경우에, 상기 희생막(79)은 상기 트렌치(92) 내에 보존될 수 있다. 이어서, 상기 표면산화막(77) 및 상기 하부전극막(95)을 순차적으로 에치백(etch back)하여 상기 제 3 몰딩막(85)을 노출할 수 있다. 그 결과, 상기 하부전극막(95)은 분리되어 상기 하부전극(95')이 형성될 수 있다. 상기 하부전극(95'), 상기 표면산화막(77) 및 상기 희생막(79)은 상기 트렌치(92) 내에 보존될 수 있다. 계속하여, 상기 제 3 몰딩막(85) 및 상기 버팀 막(87)을 연속적으로 패터닝하여 상기 제 2 몰딩막(84)을 부분적으로 노출하는 상기 버팀 패던(support pattern; 87')을 형성할 수 있다.
도 10을 참조하면, 상기 하부전극(95')은 상기 트렌치(92)에 대응하여 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다. 상기 버팀 패던(87')은 라인&스페이스(line & space)패턴일 수 있다. 상기 버팀 패던(87')은 상기 하부전극(95')에 접촉할 수 있다. 상기 하부전극(95')의 일측에 상기 제 2 몰딩막(84)이 부분적으로 노출될 수 있다.
도 11 및 도 12를 참조하면, 상기 제 2 몰딩막(84), 상기 제 1 몰딩막(83), 상기 희생막(79), 및 상기 표면산화막(77)을 제거하여 상기 하부전극(95')을 노출할 수 있다. 상기 제 2 몰딩막(84), 상기 제 1 몰딩막(83), 상기 희생막(79), 및 상기 표면산화막(77)의 제거에는 애슁(ashing)공정, 등방성 에칭 공정, 및/또는 이들의 조합이 적용될 수 있다. 그 결과, 상기 버팀 패던(87') 및 상기 식각저지막(81) 또한 노출될 수 있다.
상기 희생막(79)을 제거하는 동안 상기 트렌치(92) 내에는 폴리머 찌꺼기와 같은 오염물질들이 잔존할 수 있다. 그러나 상기 오염물질들은 상기 표면산화막(77)을 제거하는 동안 함께 제거될 수 있다. 결과적으로, 상기 표면산화막(77)은 상기 하부전극(95')의 표면오염을 방지하는 역할을 할 수 있다.
상기 하부전극(95')은 제 2 두께(d2)를 갖도록 형성할 수 있다. 상기 하부전극(95')의 상기 제 2 두께(d2)는 상기 하부전극막(95)의 상기 제 1 두께(d1)보다 감소할 수 있다. 상기 하부전극(95')의 표면은 상기 하부전극막(95)에 비하여 상대적으로 매끄러울 수 있다. 상기 하부전극(95')의 일측은 상기 버팀 패던(87')에 접촉할 수 있다. 상기 버팀 패던(87')은 상기 하부전극(95')의 쓰러짐을 방지하는 역할을 할 수 있다.
도 13을 참조하면, 상기 하부전극(95')의 표면을 덮는 커패시터 유전막(97)을 형성할 수 있다(도 1의 S70). 상기 커패시터 유전막(97) 상에 상부전극(99)을 형성할 수 있다(도 1의 S80).
상기 하부전극(95')은 실린더 또는 컵 모양일 수 있다. 상기 커패시터 유전막(97)은 상기 하부전극(95')의 내벽 및 외벽을 균일한 두께로 덮을 수 있다. 상기 커패시터 유전막(97)은 상기 하부전극(95')의 노출된 표면을 덮고, 상기 버팀 패던(87') 및 상기 식각저지막(81)을 덮을 수 있다. 상기 커패시터 유전막(97)은 화 학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 및/또는 이들의 조합을 이용하여 형성할 수 있다. 상기 커패시터 유전막(97)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 금속산화막, 금속실리케이트막, 및/또는 이들의 조합막으로 형성할 수 있다.
상기 상부전극(99)은 TiN 막, TaN 막, ZrN 막, HfN 막, NbN 막, TiAlN 막, TaAlN 막, Ti 막, Ta 막, Zr 막, Hf 막, Nb 막, Ru 막, RuO 막, Ir 막, Pt 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 상부전극(99)은 상기 하부전극(95')을 덮을 수 있다. 상기 상부전극(99)은 상기 하부전극(95')을 덮고, 상기 버팀 패던(87') 및 상기 식각저지막(81)을 덮을 수 있다. 상기 커패시터 유전막(97)은 상기 하부전극(95') 및 상기 상부전극(99) 사이에 개재될 수 있다.
본 발명의 제 1 실시 예에 따르면, 상기 표면산화막(77)을 제거하는 동안 상기 트렌치(92) 내에 잔존하는 오염물질들이 완전히 제거될 수 있다. 이에 따라, 상기 커패시터 유전막(97)은 상대적으로 균일한 두께 및 조성비를 보일 수 있다. 즉, 상기 커패시터 유전막(97)은 상기 기판 전면에 걸쳐서 매우 균일한 유전율 및 우수한 신뢰성을 구비할 수 있다.
[제 2 실시 예]
도 14 내지 도 20은 본 발명의 제 2 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도들이다.
도 14를 참조하면, 기판(도시하지 않음)상에 하부절연막(65), 매립 콘택트플러그(buried contact plug; 71), 및 랜딩 패드(landing pad; 73)를 형성할 수 있다. 상기 하부절연막(65)은 제 1 절연막(63) 및 제 2 절연막(64)으로 형성할 수 있다. 상기 랜딩 패드(73) 및 상기 매립 콘택트플러그(71)는 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다. 상기 랜딩 패드(73)는 생략할 수 있다. 이하에서는 제 1 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 하부절연막(65) 및 상기 랜딩 패드(73)를 갖는 상기 기판 상에 식각저지막(81) 및 몰딩막(186)을 차례로 형성할 수 있다(도 1의 S10).
상기 몰딩막(186)은 상기 식각저지막(81)보다 높은 식각율을 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 몰딩막(186) : 상기 식각저지막(81)의 식각 속도는 100:1 또는 그 이상일 수 있다. 상기 몰딩막(186)은 실리콘산화막으로 형성할 수 있다.
상기 몰딩막(186) 및 상기 식각저지막(81)을 패터닝하여 트렌치(192)를 형성할 수 있다(도 1의 S20).
상기 몰딩막(186)의 패터닝에는 포토레지스트 패턴 및/또는 하드마스크 패턴을 사용하는 사진 공정 및 에칭 공정이 적용될 수 있다. 상기 트렌치(192)의 바닥에 상기 랜딩 패드(73)가 노출될 수 있다. 상기 트렌치(192)는 제 1 폭(d5) 및 제 1 깊이(d6)로 형성할 수 있다. 상기 트렌치(192)는 높은 종횡비(high aspect ratio)를 갖는 실린더 또는 컵 모양으로 형성할 수 있다. 예를 들면, 상기 제 1 폭(d5) : 상기 제 1 깊이(d6)는 1:25 또는 그 이상일 수 있다. 상기 트렌치(192)는 상기 랜딩 패드(73) 및/또는 상기 매립 콘택트플러그(71)에 대응하여 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다.
도 15를 참조하면, 상기 트렌치(192)를 갖는 상기 기판에 하부전극막(195)을 형성할 수 있다(도 1의 S30). 상기 하부전극막(195)은 상기 몰딩막(186)에 대하여 식각선택비를 갖는 도전막으로 형성할 수 있다. 상기 하부전극막(195)은 TiN 막, TaN 막, ZrN 막, HfN 막, NbN 막, TiAlN 막, TaAlN 막, Ti 막, Ta 막, Zr 막, Hf 막, Nb 막, Ru 막, RuO 막, Ir 막, Pt 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 하부전극막(195)은 제 2 두께(d3)로 형성할 수 있다.
상기 하부전극막(195)은 상기 트렌치(192)의 내벽을 덮을 수 있다. 도 15에 도시된 바와 같이, 상기 하부전극막(195)은 상기 트렌치(192)의 내벽을 따라 일정한 두께를 갖도록 형성할 수 있다. 상기 하부전극막(195)은 상기 랜딩 패드(73)를 덮을 수 있다. 상기 랜딩 패드(73)가 생략된 경우에, 상기 하부전극막(195)은 상기 매립 콘택트플러그(71)에 접촉할 수 있다. 상기 하부전극막(195)은 물리기상증착법(Physical Vapor Deposition; PVD), 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 전해도금법, 무전해도금법, 또는 이들의 조합으로 형성할 수 있다. 예를 들면, 상기 하부전극막(195)은 물리기상증착법(Physical Vapor Deposition; PVD)에 의한 TiN 막으로 형성할 수 있다. 상기 하부전극막(195)은 상기 몰딩막(186)에 대하여 상대적으로 낮은 식각율을 갖는 도전막으로 형성할 수 있다. 예 를 들면, 상기 하부전극막(195): 상기 몰딩막(186)의 식각 속도는 1:100 또는 그 이상일 수 있다.
도 16을 참조하면, 상기 하부전극막(195) 상에 표면산화막(177)을 형성할 수 있다(도 1의 S40). 상기 표면산화막(177)은 상기 하부전극막(195)을 덮는 제 1 산화막(175) 및 상기 제 1 산화막(175)을 덮는 제 2 산화막(176)으로 형성할 수 있다. 상기 제 1 산화막(175) 및 상기 제 2 산화막(176)은 인시츄(in-situ) 공정을 이용하여 형성할 수 있다. 즉, 상기 제 1 산화막(175) 및 상기 제 2 산화막(176)은 동일한 설비 내에서 연속적으로 형성할 수 있다.
본 발명의 제 2 실시 예에서, 상기 제 1 산화막(175)은 O3 pre-flow 공정을 사용하여 형성할 수 있다. 예를 들면, 상기 하부전극막(195)이 TiN 막인 경우에, 상기 제 1 산화막(175)은 TiO2 막으로 형성할 수 있다. 상기 제 2 산화막(176)은 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 및/또는 이들의 조합에 의한 금속산화막으로 형성할 수 있다. 예를 들면, 상기 제 2 산화막(176)은 AlO 막으로 형성할 수 있다.
본 발명의 몇몇 다른 실시 예에서, 상기 제 1 산화막(175)은 O2, O3, 및 H2O로 이루어진 일군에서 선택된 하나를 사용하는 산화 공정(oxidation process)을 이용하여 형성할 수 있다. 상기 제 2 산화막(176)은 O2, O3, 및 H2O로 이루어진 일군에서 선택된 하나를 사용하는 증착 공정(deposition process)을 이용하여 형성할 수 있다. 또한, 상기 제 2 산화막(176)은 금속산화막 증착 공정을 이용하여 형성할 수도 있다. 상기 제 1 산화막(175)은 0.1nm - 2nm 두께로 형성할 수 있다. 예를 들면, 상기 제 1 산화막(175)은 1nm 두께로 형성할 수 있다.
도 17을 참조하면, 상기 트렌치(192)를 채우고 상기 표면산화막(177)을 덮는 희생막(179)을 형성할 수 있다(도 1의 S50). 상기 희생막(179)은 Hydro Carbon 계열의 유기물 폴리머막으로 형성할 수 있다. 예를 들면, 상기 희생막(179)은 오엔에스피(organic seperate node photoresist; ONSP) 막으로 형성할 수 있다. 이와는 달리, 상기 희생막(179)은 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 및/또는 이들의 조합에 의한 실리콘산화막으로 형성할 수 있다. 또 다른 실시 예에서, 상기 희생막(179)은 생략할 수 있다.
도 18을 참조하면, 노드 분리 공정을 이용하여 하부전극(195')을 형성할 수 있다(도 1의 S60). 상기 하부전극(195')은 상기 랜딩 패드(73)에 접촉할 수 있다. 상기 하부전극(195')은 상기 트렌치(192)에 대응하여 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다.
상기 노드 분리 공정은 화학기계적연마( chemical mechanical polishing; CMP)공정, 에치백(etch-back)공정, 및/또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 하부전극(195')은 상기 몰딩막(186)을 정지막으로 채택하는 화학기계적연마( chemical mechanical polishing; CMP)공정을 적용하여 형성할 수 있다. 그 결과, 상기 몰딩막(186), 상기 하부전극(195'), 상기 표면산화막(177), 및 상기 희 생막(179)의 상부표면들은 동일평면상에 노출될 수 있다. 상기 희생막(179)은 상기 트렌치(192) 내에 잔존할 수 있다. 상기 표면산화막(177)은 상기 하부전극(195') 및 상기 희생막(179) 사이에 잔존할 수 있다.
도 19를 참조하면, 상기 몰딩막(186), 상기 희생막(179), 및 상기 표면산화막(177)을 제거하여 상기 하부전극(195')을 노출할 수 있다. 상기 몰딩막(186), 상기 희생막(179), 및 상기 표면산화막(177)의 제거에는 애슁(ashing)공정, 등방성 에칭 공정, 및/또는 이들의 조합이 적용될 수 있다. 그 결과, 상기 식각저지막(81) 또한 노출될 수 있다.
상기 희생막(179)을 제거하는 동안 상기 트렌치(192) 내에는 폴리머 찌꺼기와 같은 오염물질들이 잔존할 수 있다. 그러나 상기 오염물질들은 상기 표면산화막(177)을 제거하는 동안 함께 제거될 수 있다. 결과적으로, 상기 표면산화막(177)은 상기 하부전극(195')의 표면오염을 방지하는 역할을 할 수 있다. 상기 하부전극(195')은 제 3 두께(d4)를 갖도록 형성할 수 있다. 상기 하부전극(195')의 상기 제 3 두께(d4)는 상기 하부전극막(195)의 상기 제 2 두께(d3)보다 감소할 수 있다. 상기 하부전극(195')의 표면은 상기 하부전극막(195)에 비하여 상대적으로 매끄러울 수 있다.
도 20을 참조하면, 상기 하부전극(195')의 표면을 덮는 커패시터 유전막(197)을 형성할 수 있다(도 1의 S70). 상기 커패시터 유전막(197) 상에 상부전극(199)을 형성할 수 있다(도 1의 S80).
상기 하부전극(195')은 실린더 또는 컵 모양일 수 있다. 상기 커패시터 유전 막(197)은 상기 하부전극(195')의 내벽 및 외벽을 균일한 두께로 덮을 수 있다. 상기 커패시터 유전막(197)은 상기 하부전극(195')의 노출된 표면을 덮고, 상기 식각저지막(81)을 덮을 수 있다.
상기 상부전극(199)은 TiN 막, TaN 막, ZrN 막, HfN 막, NbN 막, TiAlN 막, TaAlN 막, Ti 막, Ta 막, Zr 막, Hf 막, Nb 막, Ru 막, RuO 막, Ir 막, Pt 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 상부전극(199)은 상기 하부전극(195')을 덮고, 상기 식각저지막(81)을 덮을 수 있다. 상기 커패시터 유전막(197)은 상기 하부전극(195') 및 상기 상부전극(199) 사이에 개재될 수 있다.
본 발명의 제 2 실시 예에 따르면, 상기 표면산화막(177)을 제거하는 동안 상기 트렌치(192) 내에 잔존하는 오염물질들이 완전히 제거될 수 있다. 이에 따라, 상기 커패시터 유전막(197)은 상대적으로 균일한 두께 및 조성비를 보일 수 있다. 즉, 상기 커패시터 유전막(197)은 상기 기판 전면에 걸쳐서 매우 균일한 유전율 및 우수한 신뢰성을 구비할 수 있다.
[제 3 실시 예]
도 21은 본 발명의 제 3 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도이다.
도 21을 참조하면, 기판(도시하지 않음)상에 하부절연막(65), 매립 콘택트플러그(buried contact plug; 71), 및 랜딩 패드(landing pad; 73)를 형성할 수 있다. 상기 하부절연막(65)은 제 1 절연막(63) 및 제 2 절연막(64)으로 형성할 수 있 다. 상기 랜딩 패드(73) 및 상기 매립 콘택트플러그(71)는 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다. 상기 랜딩 패드(73)는 생략할 수 있다. 이하에서는 제 2 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 하부절연막(65) 및 상기 랜딩 패드(73)를 갖는 상기 기판 상에 식각저지막(81) 및 몰딩막(186)을 차례로 형성할 수 있다(도 1의 S10). 상기 몰딩막(186) 및 상기 식각저지막(81)을 패터닝하여 트렌치(192)를 형성할 수 있다(도 1의 S20). 상기 트렌치(192)는 상기 랜딩 패드(73) 및/또는 상기 매립 콘택트플러그(71)에 대응하여 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다.
상기 트렌치(192)를 갖는 상기 기판에 하부전극막(195)을 형성할 수 있다(도 1의 S30). 상기 하부전극막(195) 상에 표면산화막(175)을 형성할 수 있다(도 1의 S40).
본 발명의 제 3 실시 예에서, 상기 표면산화막(175)은 O3 pre-flow 공정을 사용하여 형성할 수 있다. 예를 들면, 상기 하부전극막(195)이 TiN 막인 경우에, 상기 표면산화막(175)은 TiO2 막으로 형성할 수 있다.
본 발명의 몇몇 다른 실시 예에서, 상기 표면산화막(175)은 O2, O3, 및 H2O로 이루어진 일군에서 선택된 하나를 사용하는 산화 공정(oxidation process)을 이용하여 형성할 수 있다. 또 다른 실시 예에서, 상기 표면산화막(175)은 O2, O3, H2O, 금속소스가스, 실리콘소스가스, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 사용하는 증착 공정(deposition process)을 이용하여 형성할 수 있다. 또 다 른 실시 예에서, 상기 표면산화막(175)은 금속산화막 증착 공정을 이용하여 형성할 수도 있다. 또 다른 실시 예에서, 상기 표면산화막(175)은 AlO 막과 같은 금속산화막으로 형성할 수 있다. 상기 표면산화막(175)은 0.1nm - 2nm 두께로 형성할 수 있다. 예를 들면, 상기 표면산화막(175)은 1nm 두께로 형성할 수 있다.
상기 트렌치(192)를 채우고 상기 표면산화막(175)을 덮는 희생막(179)을 형성할 수 있다(도 1의 S50). 상기 희생막(179)은 Hydro Carbon 계열의 유기물 폴리머막으로 형성할 수 있다. 예를 들면, 상기 희생막(179)은 오엔에스피(organic seperate node photoresist; ONSP) 막으로 형성할 수 있다. 이와는 달리, 상기 희생막(179)은 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD), 사이클릭 증착법(cyclic Deposition), 및/또는 이들의 조합에 의한 실리콘산화막으로 형성할 수 있다. 또 다른 실시 예에서, 상기 희생막(179)은 생략할 수 있다.
[제 4 실시 예]
도 22는 본 발명의 제 4 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도이다. 본 발명의 제 4 실시 예에 따른 반도체 장치는 디램(dynamic random access memory; DRAM) 셀 어레이(cell array)를 포함할 수 있다.
도 22를 참조하면, 기판(51)에 활성영역(52)을 한정하는 소자분리막(53)을 형성할 수 있다. 상기 활성영역(52)을 가로지르는 게이트 유전막(57), 게이트 전극(59), 및 캐핑 패턴(61)을 형성할 수 있다. 상기 게이트 전극(59)의 양측에 인접 한 상기 활성영역(52)에 소스/드레인 영역들(55)을 형성할 수 있다.
상기 기판(51)은 실리콘웨이퍼, 에스오아이(silicon on insulator; SOI)웨이퍼, 및/또는 화합물 반도체웨이퍼와 같은 다양한 종류의 반도체기판일 수 있다. 상기 소자분리막(53)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및/또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 게이트 전극(59)은 상기 활성영역(52)에 형성된 게이트 트렌치에 매립될 수 있다. 상기 게이트 전극(59)은 하부의 폭이 상부보다 클 수 있으며, 단면도 상에서 볼 때, 상기 게이트 전극(59)의 하부영역은 구형(spherical shape)일 수 있다. 상기 게이트 전극(59)은 폴리실리콘막, 금속실리사이드막, 금속막, 금속질화막, 및/또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 캐핑 패턴(61)은 상기 게이트 전극(59)을 덮을 수 있다. 상기 캐핑 패턴(61)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 및/또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 게이트 전극(59)을 갖는 상기 기판(51) 상에 하부절연막(65), 비트플러그(bitplug; 67), 비트 라인(bit line; 69), 매립 콘택트플러그(buried contact plug; 71), 및 랜딩 패드(landing pad; 73)를 형성할 수 있다. 상기 하부절연막(65)은 상기 기판을 덮는 제 1 절연막(63) 및 상기 제 1 절연막(63)을 덮는 제 2 절연막(64)으로 형성할 수 있다. 이하에서는 제 1 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 비트 라인(69)은 상기 제 1 절연막(63) 내에 형성할 수 있다. 상기 비 트플러그(67)는 상기 제 1 절연막(63)을 관통하여 상기 소스/드레인 영역들(55) 중 선택된 하나에 접촉할 수 있다. 상기 비트플러그(67)의 일단은 상기 비트 라인(69)에 접촉할 수 있다. 상기 비트 라인(69) 및 상기 비트플러그(67)는 폴리실리콘막, 금속실리사이드막, 금속막, 금속질화막, 및/또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 매립 콘택트플러그(71)는 상기 제 1 절연막(63)을 관통할 수 있다. 상기 랜딩 패드(73)는 상기 제 1 절연막(63) 상에 형성할 수 있다. 상기 랜딩 패드(73)는 상기 매립 콘택트플러그(71)에 접촉할 수 있다. 상기 하부절연막(65) 및 상기 랜딩 패드(73)는 평탄화된 상부표면을 갖도록 형성할 수 있다. 이 경우에, 상기 랜딩 패드(73) 및 상기 제 2 절연막(64)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다. 상기 랜딩 패드(73) 및 상기 매립 콘택트플러그(71)는 행 및 열 방향으로 규칙적인 배열을 갖도록 여러 개 형성할 수 있다.
이하 도 2 내지 도 13을 통하여 설명된 것과 유사한 방법으로, 식각저지막(81), 하부전극(95'), 버팀 패던(support pattern; 87'), 커패시터 유전막(97), 및 상부전극(99)을 형성할 수 있다.
도 1은 본 발명의 실시 예들에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 플로차트(flow chart)이다.
도 2-4, 도 6, 도 8-9, 도 11, 및 도 13은 본 발명의 제 1 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도들이다.
도 5는 도 4의 E1 부분을 자세히 보여 주는 상세도이고, 도 7은 도 6의 E2 부분을 자세히 보여 주는 상세도이며, 도 12는 도 11의 E3 부분을 자세히 보여 주는 상세도이다.
도 10은 도 9의 이해를 돕기 위한 평면도이다.
도 14 내지 도 20은 본 발명의 제 2 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도들이다.
도 21은 본 발명의 제 3 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도이다.
도 22는 본 발명의 제 4 실시 예에 따른 커패시터를 갖는 반도체 장치의 형성방법들을 설명하기 위한 공정단면도이다.

Claims (14)

  1. 기판 상에 하부전극막을 형성하고,
    상기 하부전극막에 표면산화막을 형성하고,
    상기 하부전극막을 부분적으로 제거하여 하부전극을 형성하고,
    상기 표면산화막을 제거하여 상기 하부전극을 노출하고,
    상기 하부전극 상에 커패시터 유전막을 형성하고,
    상기 커패시터 유전막 상에 상부전극을 형성하는 것을 포함하는 반도체 장치의 형성방법.
  2. 제 1 항에 있어서,
    상기 표면산화막을 형성하는 것은
    프리플로우 공정(pre-flow process), 산화 공정(oxidation process), 증착 공정(deposition process), 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 수행하는 것을 포함하는 반도체 장치의 형성방법.
  3. 제 2 항에 있어서,
    상기 프리플로우 공정(pre-flow process)은 O3 를 사용하고, 상기 산화 공정(oxidation process)은 O2, O3, 및 H2O로 이루어진 일군에서 선택된 하나를 사용 하며, 상기 증착 공정(deposition process)은 O2, O3, H2O, 금속소스가스, 실리콘소스 가스, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 사용하는 반도체 장치의 형성방법.
  4. 제 1 항에 있어서,
    상기 표면산화막을 형성하는 것은
    프리플로우 공정(pre-flow process) 또는 산화 공정(oxidation process)을 이용하여 상기 하부전극막에 제 1 산화막을 형성하고,
    증착 공정(deposition process)을 이용하여 상기 제 1 산화막 상에 제 2 산화막을 형성하는 것을 포함하되, 상기 증착 공정은 O2, O3, H2O, 금속소스가스, 실리콘소스 가스, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 사용하는 반도체 장치의 형성방법.
  5. 제 4 항에 있어서,
    상기 제 2 산화막은 AlO 막으로 형성하는 반도체 장치의 형성방법.
  6. 제 1 항에 있어서,
    상기 기판에 몰딩막을 형성하고,
    상기 몰딩막을 패터닝하여 트렌치를 형성하는 것을 더 포함하되, 상기 하부 전극막은 상기 트렌치의 측벽을 덮는 반도체 장치의 형성방법.
  7. 제 6 항에 있어서,
    상기 몰딩막은 제 1 몰딩막, 제 2 몰딩막, 및 제 3 몰딩막을 차례로 적층 하여 형성하되, 상기 제 1 몰딩막, 상기 제 2 몰딩막, 및 상기 제 3 몰딩막은 서로 다른 식각선택비를 갖는 반도체 장치의 형성방법.
  8. 제 7 항에 있어서,
    상기 제 1 몰딩막은 비피에스지(Boro-Phospho Silicate Glass; BPSG)막이고, 상기 제 2 몰딩막은 티이오에스(Tetra Ethyl Ortho Silicate; TEOS)막이며, 상기 제 3 몰딩막은 엘디티이오에스(Low Deposition rate Tetra Ethyl Ortho Silicate; LDTEOS)막인 반도체 장치의 형성방법.
  9. 제 7 항에 있어서,
    상기 제 2 몰딩막 및 상기 제 3 몰딩막 사이에 버팀 막(supporter layer)을 형성하는 것을 더 포함하되, 상기 버팀 막은 상기 몰딩막에 대하여 식각선택비를 갖는 물질막이고, 상기 하부전극막은 상기 버팀 막의 측벽에 접촉하는 반도체 장치의 형성방법.
  10. 제 6 항에 있어서,
    상기 하부전극막 상에 상기 트렌치를 채우는 희생막을 형성하는 것을 더 포함하되, 상기 하부전극을 노출하는 것은 상기 몰딩막 및 상기 희생막을 제거하는 것을 포함하는 반도체 장치의 형성방법.
  11. 제 10 항에 있어서,
    상기 희생막은 Hydro Carbon 계열의 유기물 폴리머막으로 형성하는 반도체 장치의 형성방법.
  12. 제 10 항에 있어서,
    상기 희생막은 오엔에스피(organic seperate node photoresist; ONSP) 막으로 형성하는 반도체 장치의 형성방법.
  13. 제 1 항에 있어서,
    상기 하부전극막은 TiN 막, TaN 막, ZrN 막, HfN 막, NbN 막, TiAlN 막, TaAlN 막, Ti 막, Ta 막, Zr 막, Hf 막, Nb 막, Ru 막, RuO 막, Ir 막, Pt 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성하는 반도체 장치의 형성방법.
  14. 제 1 항에 있어서,
    상기 하부전극은 상기 하부전극막보다 얇은 반도체 장치의 형성방법.
KR1020090023264A 2009-03-18 2009-03-18 커패시터를 갖는 반도체 장치의 형성방법 KR101610826B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090023264A KR101610826B1 (ko) 2009-03-18 2009-03-18 커패시터를 갖는 반도체 장치의 형성방법
US12/659,548 US8481398B2 (en) 2009-03-18 2010-03-12 Method of forming semiconductor device having a capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090023264A KR101610826B1 (ko) 2009-03-18 2009-03-18 커패시터를 갖는 반도체 장치의 형성방법

Publications (2)

Publication Number Publication Date
KR20100104685A true KR20100104685A (ko) 2010-09-29
KR101610826B1 KR101610826B1 (ko) 2016-04-11

Family

ID=42738022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090023264A KR101610826B1 (ko) 2009-03-18 2009-03-18 커패시터를 갖는 반도체 장치의 형성방법

Country Status (2)

Country Link
US (1) US8481398B2 (ko)
KR (1) KR101610826B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140070140A (ko) * 2012-11-30 2014-06-10 삼성전자주식회사 반도체 소자의 형성 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101718356B1 (ko) * 2010-09-01 2017-03-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120045461A (ko) * 2010-10-29 2012-05-09 삼성전자주식회사 아일랜드형 지지 패턴들을 갖는 반도체 소자
JP5748195B2 (ja) 2010-11-05 2015-07-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8703572B2 (en) 2011-10-10 2014-04-22 International Business Machines Corporation Embeded DRAM cell structures with high conductance electrodes and methods of manufacture
KR20130049393A (ko) * 2011-11-04 2013-05-14 에스케이하이닉스 주식회사 반도체 장치 제조방법
KR101901787B1 (ko) 2012-03-23 2018-09-28 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
JP2014049707A (ja) * 2012-09-04 2014-03-17 Ps4 Luxco S A R L 半導体装置およびその製造方法
KR101934421B1 (ko) 2012-11-13 2019-01-03 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9230966B2 (en) * 2014-04-09 2016-01-05 Nanya Technology Corp. Capacitor and method of manufacturing the same
US9385187B2 (en) 2014-04-25 2016-07-05 Texas Instruments Incorporated High breakdown N-type buried layer
US20150348963A1 (en) * 2014-05-30 2015-12-03 Inotera Memories, Inc. Cylinder-shaped storage node with single-layer supporting structure
US9337292B1 (en) * 2014-11-26 2016-05-10 Texas Instruments Incorporated Very high aspect ratio contact
KR20180066422A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 장치
KR102656866B1 (ko) * 2017-01-24 2024-04-11 삼성전자주식회사 반도체 장치
CN108807383B (zh) * 2017-04-28 2021-01-26 联华电子股份有限公司 半导体元件及其制作方法
US11011523B2 (en) * 2019-01-28 2021-05-18 Micron Technology, Inc. Column formation using sacrificial material
US11469047B2 (en) * 2020-03-06 2022-10-11 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method for manufacturing high-profile and high-capacitance capacitor
CN114725100A (zh) * 2021-01-04 2022-07-08 长鑫存储技术有限公司 集成电路电容器件及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605594B2 (ja) * 1993-09-03 1997-04-30 日本電気株式会社 半導体装置の製造方法
KR100311050B1 (ko) * 1999-12-14 2001-11-05 윤종용 커패시터의 전극 제조 방법
JP4060572B2 (ja) * 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
JP4047631B2 (ja) * 2002-05-28 2008-02-13 エルピーダメモリ株式会社 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法
KR100505675B1 (ko) * 2003-02-27 2005-08-03 삼성전자주식회사 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법
JP2005064175A (ja) 2003-08-11 2005-03-10 Renesas Technology Corp 半導体装置の製造方法
KR100568733B1 (ko) * 2004-02-10 2006-04-07 삼성전자주식회사 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법
KR100624696B1 (ko) 2004-07-30 2006-09-19 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140070140A (ko) * 2012-11-30 2014-06-10 삼성전자주식회사 반도체 소자의 형성 방법

Also Published As

Publication number Publication date
KR101610826B1 (ko) 2016-04-11
US8481398B2 (en) 2013-07-09
US20100240191A1 (en) 2010-09-23

Similar Documents

Publication Publication Date Title
KR101610826B1 (ko) 커패시터를 갖는 반도체 장치의 형성방법
US9543308B2 (en) Semiconductor device
US9082784B2 (en) Method of fabricating a semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region
US9401359B2 (en) Semiconductor device
US8343845B2 (en) Methods of manufacturing capacitor structures and methods of manufacturing semiconductor devices using the same
US8470668B2 (en) Method for forming pillar type capacitor of semiconductor device
US20120217576A1 (en) Semiconductor device and method for forming the same
US20150111360A1 (en) Method of manufacturing a semiconductor device
US9437420B2 (en) Capacitors including amorphous dielectric layers and methods of forming the same
KR20120057818A (ko) 반도체 장치 제조 방법
TWI571915B (zh) 電容器下電極之製造方法及半導體裝置
US20120098132A1 (en) Semiconductor device and method of manufacturing the same
KR102462439B1 (ko) 반도체 소자의 제조 방법
US7989335B2 (en) Methods of forming insulation layer patterns and methods of manufacturing semiconductor devices including insulation layer patterns
KR20120042054A (ko) 반도체 장치의 캐패시터 및 캐패시터 제조 방법
US8716833B2 (en) Semiconductor devices and methods of manufacturing the same
KR20090070910A (ko) 필라형 스토리지노드를 구비한 캐패시터의 제조 방법
US20150340368A1 (en) Semiconductor device manufacturing method
KR100667653B1 (ko) 반도체 장치 및 그 제조 방법
CN110459507B (zh) 一种半导体存储装置的形成方法
JP2014053361A (ja) 半導体装置の製造方法
KR20080108697A (ko) 커패시터의 형성 방법 및 반도체 소자의 제조방법
US20230146151A1 (en) Semiconductor devices
JP2013030698A (ja) 半導体装置の製造方法
US20230320074A1 (en) Semiconductor devices

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 4